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Ixiasoft
1.1. 概要
1.2. システムレベルのデバッグ・インフラストラクチャー
1.3. 仮想JTAG インターフェイスの概要
1.4. ランタイム通信
1.5. 仮想JTAG IP コアのインスタンス化
1.6. シミュレーション・サポート
1.7. デザインのコンパイル
1.8. SLD_NODE 検出と列挙
1.9. 仮想IR 命令レジスターのキャプチャ-
1.10. AHDL 関数プロトタイプ
1.11. VHDL コンポーネント宣言
1.12. VHDL LIBRARY-USE 宣言
1.13. TAP コントローラー・ステートマシン・デザイン例
1.14. ランタイムにおけるDCFIFO 内容の変更デザイン例
1.15. ハードワイヤード・リビジョン情報のオフロードデザイン例
1.16. 改訂履歴
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Ixiasoft
1.10. AHDL 関数プロトタイプ
以下のAHDL 関数プロトタイプは、<Quartus II installation directory> \libraries\megafunctions ディレクトリーのsld_virtual_jtag.inc ファイルにあります。
注:
ポート名と順序は、Verilog HDL にも適用されます。
FUNCTION sld_virtual_jtag(
ir_out[sld_ir_width-1..0],
tdo
)
WITH(
lpm_hint,
lpm_type,
sld_auto_instance_index,
sld_instance_index,
sld_ir_width,
sld_sim_action,
sld_sim_n_scan,
sld_sim_total_length
)
RETURNS(
ir_in[sld_ir_width-1..0],
jtag_state_cdr,
jtag_state_cir,
jtag_state_e1dr,
jtag_state_e1ir,
jtag_state_e2dr,
jtag_state_e2ir,
jtag_state_pdr,
jtag_state_pir,
jtag_state_rti,
jtag_state_sdr,
jtag_state_sdrs,
jtag_state_sir,
jtag_state_sirs,
jtag_state_tlr,
jtag_state_udr,
jtag_state_uir,
tck,
tdi,
tms,
virtual_state_cdr,
virtual_state_cir,
virtual_state_e1dr,
virtual_state_e2dr,
virtual_state_pdr,
virtual_state_sdr,
virtual_state_udr,
virtual_state_uir
);