インテルのみ表示可能 — GUID: dag1505922916052
Ixiasoft
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2.8. アドレス・スパン・エクステンダー・コンポーネントを使用する
FPGA-to-HPSブリッジおよびFPGA-to-HPS SDRAMブリッジのメモリーマップド・インターフェイスは、それぞれ132GBおよび128GBのアドレス空間全体を、FPGA ファブリックに公開するようコンフィグレーションできます。アドレス・スパン・エクステンダー・コンポーネントは、マスターするアドレス空間に、メモリーマップド・ウィンドウを提供します。アドレス・スパン・エクステンダーを使用することで、アドレススパンの小さいFPGAマスターが、FPGAブリッジによって公開されるアドレス空間全体にアクセスできます。
アドレス・スパン・エクステンダーは、ソフト・ロジック・マスターと、FPGA-to-HPSブリッジもしくはFPGA-to-HPS SDRAMインターフェイスの間で使用可能です。このコンポーネントは、HPSにあるメモリーマップド・スレーブ・インターフェイスのアドレスを指定するために、マスターが必要とするアドレスビット数を削減します。
次の図に示す例では、HPSコンポーネントのブリッジは、32ビット幅のアドレス (4Gbのアドレススパン) に向けてコンフィグレーションされています。
アドレス・スパン・エクステンダーは、FPGAにあるHPS-to-FPGA方向のスレーブ・インターフェイスにも使用することができます。この場合HPS-to-FPGAブリッジは、FPGAの限られた可変アドレス空間を公開し、これをアドレス・スパン・エクステンダーを使用しページインすることが可能です。
例えばHPS-to-FPGAブリッジに1GBのスパンがあり、HPSがデバイスのFPGA部にある、独立した1GBのメモリー3つにアクセスする必要があるとします。これを実現するためHPSは、FPGAのSDRAM (1GB) の1つに同時にアクセスするよう、アドレス・スパン・エクステンダーをプログラムします。この手法は、ページングまたはウィンドウ制御と一般的に呼ばれています。
アドレス・スパン・エクステンダーに関する詳細は、Intel Quartus Prime Pro Edition User Guide: Platform DesignerのAddress Span Extenderの章を参照ください。