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3.1. シミュレーション・フロー
3.2. クロック・インターフェイスとリセット・インターフェイス
3.3. FPGA-to-HPS AXI* スレーブ・インターフェイス
3.4. HPS-to-FPGA AXI* マスター・インターフェイス
3.5. 軽量HPS-to-FPGA AXI* マスター・インターフェイス
3.6. HPS-to-FPGA MPUイベント・インターフェイス
3.7. 割り込みインターフェイス
3.8. HPS-to-FPGAデバッグAPBインターフェイス
3.9. FPGA-to-HPSシステム・トレース・マクロセル (STM) ハードウェア・イベント・インターフェイス
3.10. HPS-to-FPGAクロストリガー・インターフェイス
3.11. HPS-to-FPGAトレース・ポート・インターフェイス
3.12. FPGA-to-HPS DMAハンドシェイク・インターフェイス
3.13. 汎用入力インターフェイス
3.14. EMIFコンジット
3.15. 「HPSコンポーネントのシミュレーション」章の改訂履歴
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3.1. シミュレーション・フロー
インテル® は、レジスター転送レベル (RTL) の機能的なシミュレーションと、ポストフィット・ゲートレベルのシミュレーション・フローを提供します。どちらのシミュレーション・フローも、大きく分けて次の手順を伴い、以下の各セクションでそれぞれの手順を説明しています。
- シミュレーションに向けたHPSコンポーネントを設定する
- HPSシミュレーション・モデルをプラットフォーム・デザイナーで生成する
- シミュレーションの実行