インテル® Stratix® 10 ハード・プロセッサー・システム (HPS) コンポーネント・リファレンス・マニュアル

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ID 683516
日付 11/30/2018
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ドキュメント目次
ドキュメント目次 x
1. インテル® Stratix® 10 ハード・プロセッサー・システム (HPS) コンポーネントの概要 2. インテル® Stratix® 10ハード・プロセッサー・システム (HPS) コンポーネントのコンフィグレーション 3. インテル® Stratix® 10 HPSコンポーネントのシミュレーション
1. インテル® Stratix® 10 ハード・プロセッサー・システム (HPS) コンポーネントの概要 x
1.1. Cortex*-A53 MPCore* プロセッサー 1.2. CoreSight* デバッグ・コンポーネント 1.3. インターコネクト 1.4. FPGAブリッジ 1.5. メモリー・コントローラー 1.6. サポートされるペリフェラル 1.7. 「HPSコンポーネントの概要」の章の改訂履歴
1.6. サポートされるペリフェラル x
1.6.1. インターフェイス・ペリフェラル 1.6.2. オンチップ・メモリー
2. インテル® Stratix® 10ハード・プロセッサー・システム (HPS) コンポーネントのコンフィグレーション x
2.1. HPSコンポーネントのパラメーター化 2.2. FPGAインターフェイス 2.3. HPSクロックとリセット 2.4. SDRAM 2.5. I/O遅延 2.6. ピンMUXとペリフェラル 2.7. HPSコンポーネントの生成とコンパイル 2.8. アドレス・スパン・エクステンダー・コンポーネントを使用する 2.9. 「HPSコンポーネントのコンフィグレーション」章の改訂履歴
2.2. FPGAインターフェイス x
2.2.1. General Interfaces 2.2.2. HPS-FPGA AXI Bridges 2.2.3. HPS Boot Source 2.2.4. DMAコントローラー・インターフェイス 2.2.5. Interrupts
2.2.1. General Interfaces x
2.2.1.1. MPUスタンバイ・インターフェイスおよびイベント・インターフェイスを有効にする 2.2.1.2. 汎用信号を有効にする 2.2.1.3. デバッグAPBインターフェイスを有効にする 2.2.1.4. システム・トレース・マクロセル (STM) ハードウェア・イベントを有効にする 2.2.1.5. FPGAクロス・トリガー・インターフェイスを有効にする 2.2.1.6. DDR ARMトレースバス (ATB) を有効にする
2.2.2. HPS-FPGA AXI Bridges x
2.2.2.1. FPGA-to-HPSスレーブ・インターフェイス 2.2.2.2. HPS to FPGA AXI-4マスター・インターフェイス 2.2.2.3. 軽量HPS-to-FPGAマスター・インターフェイス 2.2.2.4. FPGA-to-HPS SDRAM AXI* -4スレーブ・インターフェイス
2.2.5. Interrupts x
2.2.5.1. FPGA-to-HPS 2.2.5.2. HPS-to-FPGA
2.3. HPSクロックとリセット x
2.3.1. 入力クロック 2.3.2. 内部クロックと出力クロック 2.3.3. Reset
2.3.1. 入力クロック x
2.3.1.1. 外部クロックソース 2.3.1.2. FPGA-to-HPSクロックソース 2.3.1.3. ペリフェラルFPGAクロック
2.3.2. 内部クロックと出力クロック x
2.3.2.1. Main PLL Output Clocks – Desired Frequencies 2.3.2.2. HPS to FPGA User Clocks 2.3.2.3. HPS Peripheral Clocks – Desired Frequencies 2.3.2.4. Clock Sources 2.3.2.5. PLL Report
2.6. ピンMUXとペリフェラル x
2.6.1. Auto-Place IP 2.6.2. Advanced
3. インテル® Stratix® 10 HPSコンポーネントのシミュレーション x
3.1. シミュレーション・フロー 3.2. クロック・インターフェイスとリセット・インターフェイス 3.3. FPGA-to-HPS AXI* スレーブ・インターフェイス 3.4. HPS-to-FPGA AXI* マスター・インターフェイス 3.5. 軽量HPS-to-FPGA AXI* マスター・インターフェイス 3.6. HPS-to-FPGA MPUイベント・インターフェイス 3.7. 割り込みインターフェイス 3.8. HPS-to-FPGAデバッグAPBインターフェイス 3.9. FPGA-to-HPSシステム・トレース・マクロセル (STM) ハードウェア・イベント・インターフェイス 3.10. HPS-to-FPGAクロストリガー・インターフェイス 3.11. HPS-to-FPGAトレース・ポート・インターフェイス 3.12. FPGA-to-HPS DMAハンドシェイク・インターフェイス 3.13. 汎用入力インターフェイス 3.14. EMIFコンジット 3.15. 「HPSコンポーネントのシミュレーション」章の改訂履歴
3.1. シミュレーション・フロー x
3.1.1. シミュレーションに向けたHPSコンポーネントを設定する 3.1.2. プラットフォーム・デザイナーでのHPSシミュレーション・モデルの生成 3.1.3. シミュレーションの実行
3.1.1. シミュレーションに向けたHPSコンポーネントを設定する x
3.1.1.1. FPGAに接続するHPSコンジット・インターフェイス
3.1.3. シミュレーションの実行 x
3.1.3.1. HPS RTLシミュレーションの実行 3.1.3.2. HPSポストフィット・シミュレーションの実行
3.1.3.2. HPSポストフィット・シミュレーションの実行 x
3.1.3.2.1. ポストフィット・シミュレーション・ファイル 3.1.3.2.2. BFM APIの階層フォーマット
3.2. クロック・インターフェイスとリセット・インターフェイス x
3.2.1. クロック・インターフェイス 3.2.2. リセット・インターフェイス
1. インテル® Stratix® 10 ハード・プロセッサー・システム (HPS) コンポーネントの概要
2. インテル® Stratix® 10ハード・プロセッサー・システム (HPS) コンポーネントのコンフィグレーション
3. インテル® Stratix® 10 HPSコンポーネントのシミュレーション

3.7. 割り込みインターフェイス

FPGA‑to‑HPS割り込みインターフェイスはシミュレーションのため、インテルのAvalon割り込みシンクBFMに接続されます。

表 24.  FPGA-to-HPS割り込みインターフェイス・シミュレーション・モデル

インターフェイス名

BFMインスタンス名

f2h_irq0

f2h_irq0_inst

f2h_irq1

f2h_irq1_inst

HPS-to-FPGAペリフェラル・インターフェイスはシミュレーションのため、インテルのコンジットBFMに接続されます。ペリフェラル割り込みを有効にすると、FPGAへの対応するペリフェラル信号が公開されます。

表 25.  HPS-to-FPGAペリフェラル割り込みインターフェイス・シミュレーション・モデル
インターフェイス名 BFMインスタンス名
h2f_clkmgr_interrupt h2f_clkmgr_interrupt_inst
h2f_dma_interrupt0 h2f_dma_interrupt0_inst
h2f_dma_interrupt1 h2f_dma_interrupt1_inst
h2f_dma_interrupt2 h2f_dma_interrupt2_inst
h2f_dma_interrupt3 h2f_dma_interrupt3_inst
h2f_dma_interrupt4 h2f_dma_interrupt4_inst
h2f_dma_interrupt5 h2f_dma_interrupt5_inst
h2f_dma_interrupt6 h2f_dma_interrupt6_inst
h2f_dma_interrupt7 h2f_dma_interrupt7_inst
h2f_dma_abort_interrupt h2f_dma_abort_interrupt_inst
h2f_emac0_interrupt h2f_emac0_interrupt_inst
h2f_emac1_interrupt h2f_emac1_interrupt_inst
h2f_emac2_interrupt h2f_emac2_interrupt_inst
h2f_gpio0_interrupt h2f_gpio0_interrupt_inst
h2f_gpio1_interrupt h2f_gpio1_interrupt_inst
h2f_gpio2_interrupt h2f_gpio2_interrupt_inst
h2f_i2c_emac0_interrupt h2f_i2c_emac0_interrupt_inst
h2f_i2c_emac1_interrupt h2f_i2c_emac1_interrupt_inst
h2f_i2c_emac2_interrupt h2f_i2c_emac2_interrupt_inst
h2f_i2c0_interrupt h2f_i2c0_interrupt_inst
h2f_i2c1_interrupt h2f_i2c1_interrupt_inst
h2f_l4sp0_interrupt h2f_l4sp0_interrupt_inst
h2f_nand_interrupt h2f_nand_interrupt_inst
h2f_sdmmc_interrupt h2f_sdmmc_interrupt_inst
h2f_spim0_interrupt h2f_spim0_interrupt_inst
h2f_spim1_interrupt h2f_spim1_interrupt_inst
h2f_spis0_interrupt h2f_spis0_interrupt_inst
h2f_spis1_interrupt h2f_spis1_interrupt_inst
h2f_usb0_interrupt h2f_usb0_interrupt_inst
h2f_usb1_interrupt h2f_usb1_interrupt_inst
h2f_wdog0_interrupt h2f_wdog0_interrupt_inst
h2f_wdog1_interrupt h2f_wdog1_interrupt_inst
h2f_wdog2_interrupt h2f_wdog2_interrupt_inst
h2f_wdog3_interrupt h2f_wdog3_interrupt_inst
h2f_uart0_interrupt h2f_uart0_interrupt_inst
h2f_uart1_interrupt h2f_uart1_interrupt_inst
h2f_ecc_serr_interrupt h2f_ecc_serr_interrupt_inst
h2f_ecc_derr_interrupt h2f_ecc_derr_interrupt_inst
h2f_timer_l4sp_0_interrupt h2f_timer_l4sp_0_interrupt_inst
h2f_timer_l4sp_1_interrupt h2f_timer_l4sp_1_interrupt_inst
h2f_timer_sys_0_interrupt h2f_timer_sys_0_interrupt_inst
h2f_timer_sys_1_interrupt h2f_timer_sys_1_interrupt_inst
レベル 2 の表題