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3.1. シミュレーション・フロー
3.2. クロック・インターフェイスとリセット・インターフェイス
3.3. FPGA-to-HPS AXI* スレーブ・インターフェイス
3.4. HPS-to-FPGA AXI* マスター・インターフェイス
3.5. 軽量HPS-to-FPGA AXI* マスター・インターフェイス
3.6. HPS-to-FPGA MPUイベント・インターフェイス
3.7. 割り込みインターフェイス
3.8. HPS-to-FPGAデバッグAPBインターフェイス
3.9. FPGA-to-HPSシステム・トレース・マクロセル (STM) ハードウェア・イベント・インターフェイス
3.10. HPS-to-FPGAクロストリガー・インターフェイス
3.11. HPS-to-FPGAトレース・ポート・インターフェイス
3.12. FPGA-to-HPS DMAハンドシェイク・インターフェイス
3.13. 汎用入力インターフェイス
3.14. EMIFコンジット
3.15. 「HPSコンポーネントのシミュレーション」章の改訂履歴
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2.7. HPSコンポーネントの生成とコンパイル
HPSデザインの生成とコンパイルのプロセスは、他のプラットフォーム・デザイナー・プロジェクトにおけるプロセスと非常に類似しています。以下の手順を実行し、HPSのデザインを生成、コンパイルしてください。
- プラットフォーム・デザイナーを使用しデザインを生成します。生成されたファイルは、タイミング制約を含むsdcファイルを含みます。シミュレーションが有効になっている場合は、シミュレーション・ファイルも生成されます。
- <qsys_system_name>.qipを インテル® Quartus® Primeプロジェクトに追加します。<qsys_system_name>.qipは、プラットフォーム・デザイナーで生成されるHPSコンポーネント向けの インテル® Quartus® Prime IPファイルです。
注: プラットフォーム・デザイナーは、ピンの割り当てを.qipファイルに生成します。
- インテル® Quartus® Prime開発ソフトウェアで、解析および合成を行います。
- インテル® Quartus® Prime開発ソフトウェアで、デザインをコンパイルします。
- 次回デザインをコンパイルする際の、ピンの割り当てに関する警告を防ぐため、任意でSDRAMピンの割り当てをバック・アノテートしてください。