インテル® Stratix® 10 ハード・プロセッサー・システム (HPS) コンポーネント・リファレンス・マニュアル

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ID 683516
日付 11/30/2018
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ドキュメント目次
ドキュメント目次 x
1. インテル® Stratix® 10 ハード・プロセッサー・システム (HPS) コンポーネントの概要 2. インテル® Stratix® 10ハード・プロセッサー・システム (HPS) コンポーネントのコンフィグレーション 3. インテル® Stratix® 10 HPSコンポーネントのシミュレーション
1. インテル® Stratix® 10 ハード・プロセッサー・システム (HPS) コンポーネントの概要 x
1.1. Cortex*-A53 MPCore* プロセッサー 1.2. CoreSight* デバッグ・コンポーネント 1.3. インターコネクト 1.4. FPGAブリッジ 1.5. メモリー・コントローラー 1.6. サポートされるペリフェラル 1.7. 「HPSコンポーネントの概要」の章の改訂履歴
1.6. サポートされるペリフェラル x
1.6.1. インターフェイス・ペリフェラル 1.6.2. オンチップ・メモリー
2. インテル® Stratix® 10ハード・プロセッサー・システム (HPS) コンポーネントのコンフィグレーション x
2.1. HPSコンポーネントのパラメーター化 2.2. FPGAインターフェイス 2.3. HPSクロックとリセット 2.4. SDRAM 2.5. I/O遅延 2.6. ピンMUXとペリフェラル 2.7. HPSコンポーネントの生成とコンパイル 2.8. アドレス・スパン・エクステンダー・コンポーネントを使用する 2.9. 「HPSコンポーネントのコンフィグレーション」章の改訂履歴
2.2. FPGAインターフェイス x
2.2.1. General Interfaces 2.2.2. HPS-FPGA AXI Bridges 2.2.3. HPS Boot Source 2.2.4. DMAコントローラー・インターフェイス 2.2.5. Interrupts
2.2.1. General Interfaces x
2.2.1.1. MPUスタンバイ・インターフェイスおよびイベント・インターフェイスを有効にする 2.2.1.2. 汎用信号を有効にする 2.2.1.3. デバッグAPBインターフェイスを有効にする 2.2.1.4. システム・トレース・マクロセル (STM) ハードウェア・イベントを有効にする 2.2.1.5. FPGAクロス・トリガー・インターフェイスを有効にする 2.2.1.6. DDR ARMトレースバス (ATB) を有効にする
2.2.2. HPS-FPGA AXI Bridges x
2.2.2.1. FPGA-to-HPSスレーブ・インターフェイス 2.2.2.2. HPS to FPGA AXI-4マスター・インターフェイス 2.2.2.3. 軽量HPS-to-FPGAマスター・インターフェイス 2.2.2.4. FPGA-to-HPS SDRAM AXI* -4スレーブ・インターフェイス
2.2.5. Interrupts x
2.2.5.1. FPGA-to-HPS 2.2.5.2. HPS-to-FPGA
2.3. HPSクロックとリセット x
2.3.1. 入力クロック 2.3.2. 内部クロックと出力クロック 2.3.3. Reset
2.3.1. 入力クロック x
2.3.1.1. 外部クロックソース 2.3.1.2. FPGA-to-HPSクロックソース 2.3.1.3. ペリフェラルFPGAクロック
2.3.2. 内部クロックと出力クロック x
2.3.2.1. Main PLL Output Clocks – Desired Frequencies 2.3.2.2. HPS to FPGA User Clocks 2.3.2.3. HPS Peripheral Clocks – Desired Frequencies 2.3.2.4. Clock Sources 2.3.2.5. PLL Report
2.6. ピンMUXとペリフェラル x
2.6.1. Auto-Place IP 2.6.2. Advanced
3. インテル® Stratix® 10 HPSコンポーネントのシミュレーション x
3.1. シミュレーション・フロー 3.2. クロック・インターフェイスとリセット・インターフェイス 3.3. FPGA-to-HPS AXI* スレーブ・インターフェイス 3.4. HPS-to-FPGA AXI* マスター・インターフェイス 3.5. 軽量HPS-to-FPGA AXI* マスター・インターフェイス 3.6. HPS-to-FPGA MPUイベント・インターフェイス 3.7. 割り込みインターフェイス 3.8. HPS-to-FPGAデバッグAPBインターフェイス 3.9. FPGA-to-HPSシステム・トレース・マクロセル (STM) ハードウェア・イベント・インターフェイス 3.10. HPS-to-FPGAクロストリガー・インターフェイス 3.11. HPS-to-FPGAトレース・ポート・インターフェイス 3.12. FPGA-to-HPS DMAハンドシェイク・インターフェイス 3.13. 汎用入力インターフェイス 3.14. EMIFコンジット 3.15. 「HPSコンポーネントのシミュレーション」章の改訂履歴
3.1. シミュレーション・フロー x
3.1.1. シミュレーションに向けたHPSコンポーネントを設定する 3.1.2. プラットフォーム・デザイナーでのHPSシミュレーション・モデルの生成 3.1.3. シミュレーションの実行
3.1.1. シミュレーションに向けたHPSコンポーネントを設定する x
3.1.1.1. FPGAに接続するHPSコンジット・インターフェイス
3.1.3. シミュレーションの実行 x
3.1.3.1. HPS RTLシミュレーションの実行 3.1.3.2. HPSポストフィット・シミュレーションの実行
3.1.3.2. HPSポストフィット・シミュレーションの実行 x
3.1.3.2.1. ポストフィット・シミュレーション・ファイル 3.1.3.2.2. BFM APIの階層フォーマット
3.2. クロック・インターフェイスとリセット・インターフェイス x
3.2.1. クロック・インターフェイス 3.2.2. リセット・インターフェイス
1. インテル® Stratix® 10 ハード・プロセッサー・システム (HPS) コンポーネントの概要
2. インテル® Stratix® 10ハード・プロセッサー・システム (HPS) コンポーネントのコンフィグレーション
3. インテル® Stratix® 10 HPSコンポーネントのシミュレーション

3.1.3.2.2. BFM APIの階層フォーマット

ポストフィット・シミュレーションでは、ご自身のテストプログラムのBFM APIを、次に示す特定の階層フォーマットで呼び出す必要があります。

<DUT>.\<HPS>|fpga_interfaces|<interface> <space>.<BFM>.<API function>

以下は各階層の説明です。

  • <DUT>は、ご自身のテストベンチでインスタンス化した、現在テスト中のデザインのインスタンス名です。テスト中のデザインは、HPSコンポーネントになります。
  • <HPS>は、ご自身のプラットフォーム・デザイナー・システムで使用しているHPSコンポーネントのインスタンス名です。
  • <interface>は、特定のFPGA-to-HPSもしくはHPS-to-FPGAインターフェイスのインスタンス名です。この名前は、<project directory> / <Platform Designer design name> /synthesis/submodulesのfpga_interfaces.svファイルにあります。
  • <space>—インターフェイスのインスタンス名の後に必ずスペース1つを入れてください。
  • <BFM>はBFMのインスタンス名です。BFMのインスタンス名を識別するため、ご利用のインターフェイス・タイプに対応するSystemVerilogファイルを、<ACDS install> /ip/altera/hps/postfitter_simulationで確認ください。このSystemVerilogファイルはBFMインスタンス名を含みます。

例えば、軽量HPS-to-FPGAマスター・インターフェイスの階層パスは、次のような構成になります。

top.dut.\my_hps_component|fpga_interface|hps2fpga_light_weight .h2f_lw_axi_master

hps2fpga_light_weightの後にあるスペースに注意してください。スペースを含んだ「hps2fpga_light_weight 」が、 インテル® Quartus® Prime開発ソフトウェアで生成される、ポストフィット・シミュレーション・モデルで使われている名前のため、このスペースを省略するとシミュレーション不具合の原因になります。

レベル 2 の表題