インテルのみ表示可能 — GUID: gfa1534362009376
Ixiasoft
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2.2.2.3. 軽量HPS-to-FPGAマスター・インターフェイス
軽量HPS-to-FPGAインターフェイスは、低帯域幅のコントロール・インターフェイスであり、HPSマスターがFPGA ファブリックにトランザクションを発行することを可能にします。よって、Enable/Data Widthドロップダウンは固定の32ビットデータ幅に制限されます。Ready Latency pipelineドロップダウンは、FPGA ファブリックで柔軟に利用可能なレディー・レイテンシーのパイプライン化をコンフィグレーションします。これは、FPGA-to-HPS境界のタイミング・クロージャーを容易にし、深度0 (なし)、1、2、3、4にコンフィグレーション可能です。Bridge address widthは、21ビットもしくは20ビットにコンフィグレーション可能です。このブリッジが有効になると、h2f_lw_axi_master、h2f_lw_axi_clockおよびh2f_lw_axi_resetインターフェイスが利用できるようになります。
このブリッジはFPGA ファブリックからクロック入力を受け取り、クロック・ドメイン・クロッシングを内部で実行します。公開された AXI* インターフェイスは、FPGA ファブリックから供給されるクロックと同じクロックドメインで動作します。Avalon-MMインターフェイスへの接続など、FPGA ファブリックの他のインターフェイス標準は、ソフト・ロジック・アダプターを利用しサポート可能です。プラットフォーム・デザイナー・システム統合ツールは、 AXI* をAvalon-MMインターフェイスに接続するアダプターロジックを自動的に生成します。