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3.1. シミュレーション・フロー
3.2. クロック・インターフェイスとリセット・インターフェイス
3.3. FPGA-to-HPS AXI* スレーブ・インターフェイス
3.4. HPS-to-FPGA AXI* マスター・インターフェイス
3.5. 軽量HPS-to-FPGA AXI* マスター・インターフェイス
3.6. HPS-to-FPGA MPUイベント・インターフェイス
3.7. 割り込みインターフェイス
3.8. HPS-to-FPGAデバッグAPBインターフェイス
3.9. FPGA-to-HPSシステム・トレース・マクロセル (STM) ハードウェア・イベント・インターフェイス
3.10. HPS-to-FPGAクロストリガー・インターフェイス
3.11. HPS-to-FPGAトレース・ポート・インターフェイス
3.12. FPGA-to-HPS DMAハンドシェイク・インターフェイス
3.13. 汎用入力インターフェイス
3.14. EMIFコンジット
3.15. 「HPSコンポーネントのシミュレーション」章の改訂履歴
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2.3.2.3. HPS Peripheral Clocks – Desired Frequencies
このセクションで設定するクロック周波数は、プラットフォーム・デザイナーが生成する Synopsys* Design Constraintsファイル (.sdc) にレポートされます。システムが生成されると、.sdcファイルはシステムの.qipファイルにリファレンスされます。
- L3 clock frequencyでは、L3インターコネクトの周波数をコンフィグレーションできます。このクロックの最大周波数に関する詳細については、インテル Stratix 10 デバイス・データシートを参照ください。
- L4 free clock frequencyドロップダウンは、フリーランニングのL4クロックの周波数を表示します。
- L4 main clock frequency ドロップダウンでは、DMA、SPIM、SPIS、TCMなどの高速ペリフェラルへの入力である、L4インターコネクト・クロックに求める周波数が選択可能です。
- L4 peripheral slow clock frequency ドロップダウンでは、タイマー、I2C、UARTなどの低速ペリフェラルへの、L4インターコネクト入力に要求する周波数が選択可能です。
- CoreSight clock frequency ドロップダウンでは、CoreSightトレースおよびデバッグ・タイム・スタンプ・クロックに要求するクロック周波数を選択できます。
- CoreSight bus clock frequency ドロップダウンは、デフォルトのCoreSightバスクロック周波数を表示します。
- CoreSight trace IO clock ドロップダウンでは、CoreSightトレースI/Oの周波数を選択できます。これは独立したクロックで、低速デバッガー向けに最低50 MHzまでコンフィグレーション可能です。
- Frequency for GPIO debouncerフィールドでは、オプションのデバウンス回路で使用されるGPIOコントローラーへの入力クロック周波数を指定できます。外部信号をデバウンスし、デバウンスクロックの1周期より短い不要なグリッチを除去することが可能です。このクロックを使用し入力信号をデバウンスする場合、信号を必ず最低2サイクル間アクティブにし、入力信号が確実にレジスターされるようにしてください。
- EMAC<n> clock frequency ドロップダウンは、対応するEMACペリフェラルが有効になると利用できるようになります。このドロップダウンで、各EMACのリファレンス・クロックを50 MHzもしくは250 MHzで選択できるようになります。