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3.1. シミュレーション・フロー
3.2. クロック・インターフェイスとリセット・インターフェイス
3.3. FPGA-to-HPS AXI* スレーブ・インターフェイス
3.4. HPS-to-FPGA AXI* マスター・インターフェイス
3.5. 軽量HPS-to-FPGA AXI* マスター・インターフェイス
3.6. HPS-to-FPGA MPUイベント・インターフェイス
3.7. 割り込みインターフェイス
3.8. HPS-to-FPGAデバッグAPBインターフェイス
3.9. FPGA-to-HPSシステム・トレース・マクロセル (STM) ハードウェア・イベント・インターフェイス
3.10. HPS-to-FPGAクロストリガー・インターフェイス
3.11. HPS-to-FPGAトレース・ポート・インターフェイス
3.12. FPGA-to-HPS DMAハンドシェイク・インターフェイス
3.13. 汎用入力インターフェイス
3.14. EMIFコンジット
3.15. 「HPSコンポーネントのシミュレーション」章の改訂履歴
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2.2.2.2. HPS to FPGA AXI-4マスター・インターフェイス
HPS-to-FPGA AXI* -4 マスター・インターフェイスにより、HPSマスターはFPGA ファブリックにトランザクションを発行できるようになります。また、以下の機能が利用可能です。
- Enable/Data Widthドロップダウンは、このマスター・インターフェイスのデータ幅を32、64もしくは128ビットにコンフィグレーションします。
- Ready Latency pipelineドロップダウンは、FPGA ファブリックで柔軟に利用可能なレディー・レイテンシーのパイプライン化をコンフィグレーションします。これは、FPGA-to-HPS境界のタイミング・クロージャーを容易にし、深度0 (なし)、1、2、3、4にコンフィグレーション可能です。
- Bridge address widthは、32ビットから20ビットまでコンフィグレーション可能です。このブリッジが有効になると、h2f_axi_master、h2f_axi_clockおよびh2f_axi_resetインターフェイスが利用できるようになります。
このブリッジはFPGA ファブリックからクロック入力を受け取り、クロック・ドメイン・クロッシングを内部で実行します。公開された AXI* インターフェイスは、FPGA ファブリックから供給されるクロックと同じクロックドメインで動作します。Avalon-MMインターフェイスへの接続など、FPGA ファブリックの他のインターフェイス標準は、ソフト・ロジック・アダプターを利用しサポート可能です。プラットフォーム・デザイナー・システム統合ツールは、 AXI* をAvalon-MMインターフェイスに接続するアダプターロジックを自動的に生成します。