インテル® Stratix® 10 ハード・プロセッサー・システム (HPS) コンポーネント・リファレンス・マニュアル

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ID 683516
日付 11/30/2018
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ドキュメント目次
ドキュメント目次 x
1. インテル® Stratix® 10 ハード・プロセッサー・システム (HPS) コンポーネントの概要 2. インテル® Stratix® 10ハード・プロセッサー・システム (HPS) コンポーネントのコンフィグレーション 3. インテル® Stratix® 10 HPSコンポーネントのシミュレーション
1. インテル® Stratix® 10 ハード・プロセッサー・システム (HPS) コンポーネントの概要 x
1.1. Cortex*-A53 MPCore* プロセッサー 1.2. CoreSight* デバッグ・コンポーネント 1.3. インターコネクト 1.4. FPGAブリッジ 1.5. メモリー・コントローラー 1.6. サポートされるペリフェラル 1.7. 「HPSコンポーネントの概要」の章の改訂履歴
1.6. サポートされるペリフェラル x
1.6.1. インターフェイス・ペリフェラル 1.6.2. オンチップ・メモリー
2. インテル® Stratix® 10ハード・プロセッサー・システム (HPS) コンポーネントのコンフィグレーション x
2.1. HPSコンポーネントのパラメーター化 2.2. FPGAインターフェイス 2.3. HPSクロックとリセット 2.4. SDRAM 2.5. I/O遅延 2.6. ピンMUXとペリフェラル 2.7. HPSコンポーネントの生成とコンパイル 2.8. アドレス・スパン・エクステンダー・コンポーネントを使用する 2.9. 「HPSコンポーネントのコンフィグレーション」章の改訂履歴
2.2. FPGAインターフェイス x
2.2.1. General Interfaces 2.2.2. HPS-FPGA AXI Bridges 2.2.3. HPS Boot Source 2.2.4. DMAコントローラー・インターフェイス 2.2.5. Interrupts
2.2.1. General Interfaces x
2.2.1.1. MPUスタンバイ・インターフェイスおよびイベント・インターフェイスを有効にする 2.2.1.2. 汎用信号を有効にする 2.2.1.3. デバッグAPBインターフェイスを有効にする 2.2.1.4. システム・トレース・マクロセル (STM) ハードウェア・イベントを有効にする 2.2.1.5. FPGAクロス・トリガー・インターフェイスを有効にする 2.2.1.6. DDR ARMトレースバス (ATB) を有効にする
2.2.2. HPS-FPGA AXI Bridges x
2.2.2.1. FPGA-to-HPSスレーブ・インターフェイス 2.2.2.2. HPS to FPGA AXI-4マスター・インターフェイス 2.2.2.3. 軽量HPS-to-FPGAマスター・インターフェイス 2.2.2.4. FPGA-to-HPS SDRAM AXI* -4スレーブ・インターフェイス
2.2.5. Interrupts x
2.2.5.1. FPGA-to-HPS 2.2.5.2. HPS-to-FPGA
2.3. HPSクロックとリセット x
2.3.1. 入力クロック 2.3.2. 内部クロックと出力クロック 2.3.3. Reset
2.3.1. 入力クロック x
2.3.1.1. 外部クロックソース 2.3.1.2. FPGA-to-HPSクロックソース 2.3.1.3. ペリフェラルFPGAクロック
2.3.2. 内部クロックと出力クロック x
2.3.2.1. Main PLL Output Clocks – Desired Frequencies 2.3.2.2. HPS to FPGA User Clocks 2.3.2.3. HPS Peripheral Clocks – Desired Frequencies 2.3.2.4. Clock Sources 2.3.2.5. PLL Report
2.6. ピンMUXとペリフェラル x
2.6.1. Auto-Place IP 2.6.2. Advanced
3. インテル® Stratix® 10 HPSコンポーネントのシミュレーション x
3.1. シミュレーション・フロー 3.2. クロック・インターフェイスとリセット・インターフェイス 3.3. FPGA-to-HPS AXI* スレーブ・インターフェイス 3.4. HPS-to-FPGA AXI* マスター・インターフェイス 3.5. 軽量HPS-to-FPGA AXI* マスター・インターフェイス 3.6. HPS-to-FPGA MPUイベント・インターフェイス 3.7. 割り込みインターフェイス 3.8. HPS-to-FPGAデバッグAPBインターフェイス 3.9. FPGA-to-HPSシステム・トレース・マクロセル (STM) ハードウェア・イベント・インターフェイス 3.10. HPS-to-FPGAクロストリガー・インターフェイス 3.11. HPS-to-FPGAトレース・ポート・インターフェイス 3.12. FPGA-to-HPS DMAハンドシェイク・インターフェイス 3.13. 汎用入力インターフェイス 3.14. EMIFコンジット 3.15. 「HPSコンポーネントのシミュレーション」章の改訂履歴
3.1. シミュレーション・フロー x
3.1.1. シミュレーションに向けたHPSコンポーネントを設定する 3.1.2. プラットフォーム・デザイナーでのHPSシミュレーション・モデルの生成 3.1.3. シミュレーションの実行
3.1.1. シミュレーションに向けたHPSコンポーネントを設定する x
3.1.1.1. FPGAに接続するHPSコンジット・インターフェイス
3.1.3. シミュレーションの実行 x
3.1.3.1. HPS RTLシミュレーションの実行 3.1.3.2. HPSポストフィット・シミュレーションの実行
3.1.3.2. HPSポストフィット・シミュレーションの実行 x
3.1.3.2.1. ポストフィット・シミュレーション・ファイル 3.1.3.2.2. BFM APIの階層フォーマット
3.2. クロック・インターフェイスとリセット・インターフェイス x
3.2.1. クロック・インターフェイス 3.2.2. リセット・インターフェイス
1. インテル® Stratix® 10 ハード・プロセッサー・システム (HPS) コンポーネントの概要
2. インテル® Stratix® 10ハード・プロセッサー・システム (HPS) コンポーネントのコンフィグレーション
3. インテル® Stratix® 10 HPSコンポーネントのシミュレーション

2.2.2.1. FPGA-to-HPSスレーブ・インターフェイス

以下が、FPGA-to-HPSインターフェイスの説明です。
  • ACE-Liteに準拠する128ビット幅のスレーブで、FPGAマスターがHPSにトランザクションを発行できるようにします。
  • Interface Specificationドロップダウンを使用し、 AXI* -4に準拠するスレーブにコンフィグレーション可能です。
FPGA-to-HPSインターフェイスのデータ幅は固定されているため、以下の内容を行うことができます。
  • Enable/Data Widthドロップダウンで、インターフェイスを無効 (未使用) にするか、128ビット幅で有効にするかを選択できます。
  • Ready Latency pipelineドロップダウンは、FPGA ファブリックで柔軟に利用可能な、レディー・レイテンシーのパイプライン化をコンフィグレーションします。これは、FPGA-to-HPS境界のタイミング・クロージャーを容易にし、深度0 (なし)、1、2、3、4にコンフィグレーション可能です。
  • Bridge address widthは20ビットから37ビットにコンフィグレーション可能で、これによりFPGA ファブリックが、HPSアドレススペースの大部分にアクセス可能になります。 インテル® Address Span Extenderコンポーネントを使用すると、FPGA ロジックのマスターは、ブリッジよりも狭いアドレス幅で、容易にHPSアドレススペースにアクセスすることが可能になります。

詳細は、本マニュアルの「アドレス・スパン・コンポーネント・エクステンダーを使用する」の章を参照ください。

このブリッジを有効にすると、f2h_axi_slave、 f2h_axi_clockおよび f2h_axi_resetインターフェイスが利用できるようになります。

このインターフェイスにより、FPGAはHPSスレーブの大部分にアクセスできるようになります。ACE-Liteスレーブとしてコンフィグレーションされる場合、このインターフェイスはメモリーに一貫性のあるインターフェイスを提供します。 Avalon® Memory Mapped (Avalon-MM) インターフェイスへの接続など、FPGA ファブリックの他のインターフェイス標準は、ソフト・ロジック・アダプターを利用しサポート可能です。プラットフォーム・デザイナー・システム統合ツールは、 AXI* をAvalon-MMインターフェイスに接続するアダプターロジックを自動的に生成します。

詳細については、Intel Stratix 10 Hard Processor System Technical Reference Manualの、「HPS-FPGA Bridges」章内の項目「Features of the Intel Stratix 10 HPS-FPGA Bridge」を参照ください。

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