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3.1. シミュレーション・フロー
3.2. クロック・インターフェイスとリセット・インターフェイス
3.3. FPGA-to-HPS AXI* スレーブ・インターフェイス
3.4. HPS-to-FPGA AXI* マスター・インターフェイス
3.5. 軽量HPS-to-FPGA AXI* マスター・インターフェイス
3.6. HPS-to-FPGA MPUイベント・インターフェイス
3.7. 割り込みインターフェイス
3.8. HPS-to-FPGAデバッグAPBインターフェイス
3.9. FPGA-to-HPSシステム・トレース・マクロセル (STM) ハードウェア・イベント・インターフェイス
3.10. HPS-to-FPGAクロストリガー・インターフェイス
3.11. HPS-to-FPGAトレース・ポート・インターフェイス
3.12. FPGA-to-HPS DMAハンドシェイク・インターフェイス
3.13. 汎用入力インターフェイス
3.14. EMIFコンジット
3.15. 「HPSコンポーネントのシミュレーション」章の改訂履歴
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2.3.2.2. HPS to FPGA User Clocks
Enable HPS-to-FPGA User0 clockまたは、Enable HPS-to-FPGA User1 clockオプションをオンにすると、利用可能なFPGAへのHPS PLL出力2つのうち1つが有効になり、FPGAでインスタンス化するロジックに、ユーザークロックを接続することができます。HPS-to-FPGAユーザークロックを有効にする場合、ユーザークロックの最大周波数を、タイミング解析のために必ず手動で入力してください。タイミング・アナライザーは、HPSで実行されているソフトウェアが、どのようにPLL (フェーズ・ロック・ループ) 出力をコンフィグレーションするかの他の情報を持ちません。ユーザークロックはどちらも、ペリフェラルPLLから駆動されます。