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3.1. シミュレーション・フロー
3.2. クロック・インターフェイスとリセット・インターフェイス
3.3. FPGA-to-HPS AXI* スレーブ・インターフェイス
3.4. HPS-to-FPGA AXI* マスター・インターフェイス
3.5. 軽量HPS-to-FPGA AXI* マスター・インターフェイス
3.6. HPS-to-FPGA MPUイベント・インターフェイス
3.7. 割り込みインターフェイス
3.8. HPS-to-FPGAデバッグAPBインターフェイス
3.9. FPGA-to-HPSシステム・トレース・マクロセル (STM) ハードウェア・イベント・インターフェイス
3.10. HPS-to-FPGAクロストリガー・インターフェイス
3.11. HPS-to-FPGAトレース・ポート・インターフェイス
3.12. FPGA-to-HPS DMAハンドシェイク・インターフェイス
3.13. 汎用入力インターフェイス
3.14. EMIFコンジット
3.15. 「HPSコンポーネントのシミュレーション」章の改訂履歴
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2.2.1.3. デバッグAPBインターフェイスを有効にする
デバッグAdvanced Peripheral Bus (APB)*インターフェイスを使用すると、FPGA ファブリックのデバッグ・コンポーネントがHPSのデバッグ・コンポーネントにアクセスできるようになります。
Debug APB interfaceについての詳細は、Intel Stratix 10 Hard Processor System Technical Reference Manualの「CoreSight Debug and Trace」の章を参照ください。
このオプションをオンにすると、次のインターフェイスと信号が有効になります。
インターフェイス名 | インターフェイス・タイプ | 信号 |
---|---|---|
h2f_debug_apb_clock | クロック入力 | h2f_dbg_apb_clk |
h2f_debug_apb_reset | リセット出力 | h2f_dbg_apb_rst_n |
h2f_debug_apb | APBマスター | h2f_dbg_apb_PADDR[14..0] h2f_dbg_apb_PADDR31 h2f_dbg_apb_PENABLE h2f_dbg_apb_PRDATA[31..0] h2f_dbg_apb_PREADY h2f_dbg_apb_PSEL h2f_dbg_apb_PSLVERB h2f_dbg_apb_PWDATA[31..0] h2f_dbg_apb_PWRITE |
h2f_debug_apb_sideband | コンジット | h2f_debug_apb_PCLKEN h2f_debug_apb_DBG_APB_DISABLE |