インテル® Stratix® 10 ハード・プロセッサー・システム (HPS) コンポーネント・リファレンス・マニュアル

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ID 683516
日付 11/30/2018
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ドキュメント目次
ドキュメント目次 x
1. インテル® Stratix® 10 ハード・プロセッサー・システム (HPS) コンポーネントの概要 2. インテル® Stratix® 10ハード・プロセッサー・システム (HPS) コンポーネントのコンフィグレーション 3. インテル® Stratix® 10 HPSコンポーネントのシミュレーション
1. インテル® Stratix® 10 ハード・プロセッサー・システム (HPS) コンポーネントの概要 x
1.1. Cortex*-A53 MPCore* プロセッサー 1.2. CoreSight* デバッグ・コンポーネント 1.3. インターコネクト 1.4. FPGAブリッジ 1.5. メモリー・コントローラー 1.6. サポートされるペリフェラル 1.7. 「HPSコンポーネントの概要」の章の改訂履歴
1.6. サポートされるペリフェラル x
1.6.1. インターフェイス・ペリフェラル 1.6.2. オンチップ・メモリー
2. インテル® Stratix® 10ハード・プロセッサー・システム (HPS) コンポーネントのコンフィグレーション x
2.1. HPSコンポーネントのパラメーター化 2.2. FPGAインターフェイス 2.3. HPSクロックとリセット 2.4. SDRAM 2.5. I/O遅延 2.6. ピンMUXとペリフェラル 2.7. HPSコンポーネントの生成とコンパイル 2.8. アドレス・スパン・エクステンダー・コンポーネントを使用する 2.9. 「HPSコンポーネントのコンフィグレーション」章の改訂履歴
2.2. FPGAインターフェイス x
2.2.1. General Interfaces 2.2.2. HPS-FPGA AXI Bridges 2.2.3. HPS Boot Source 2.2.4. DMAコントローラー・インターフェイス 2.2.5. Interrupts
2.2.1. General Interfaces x
2.2.1.1. MPUスタンバイ・インターフェイスおよびイベント・インターフェイスを有効にする 2.2.1.2. 汎用信号を有効にする 2.2.1.3. デバッグAPBインターフェイスを有効にする 2.2.1.4. システム・トレース・マクロセル (STM) ハードウェア・イベントを有効にする 2.2.1.5. FPGAクロス・トリガー・インターフェイスを有効にする 2.2.1.6. DDR ARMトレースバス (ATB) を有効にする
2.2.2. HPS-FPGA AXI Bridges x
2.2.2.1. FPGA-to-HPSスレーブ・インターフェイス 2.2.2.2. HPS to FPGA AXI-4マスター・インターフェイス 2.2.2.3. 軽量HPS-to-FPGAマスター・インターフェイス 2.2.2.4. FPGA-to-HPS SDRAM AXI* -4スレーブ・インターフェイス
2.2.5. Interrupts x
2.2.5.1. FPGA-to-HPS 2.2.5.2. HPS-to-FPGA
2.3. HPSクロックとリセット x
2.3.1. 入力クロック 2.3.2. 内部クロックと出力クロック 2.3.3. Reset
2.3.1. 入力クロック x
2.3.1.1. 外部クロックソース 2.3.1.2. FPGA-to-HPSクロックソース 2.3.1.3. ペリフェラルFPGAクロック
2.3.2. 内部クロックと出力クロック x
2.3.2.1. Main PLL Output Clocks – Desired Frequencies 2.3.2.2. HPS to FPGA User Clocks 2.3.2.3. HPS Peripheral Clocks – Desired Frequencies 2.3.2.4. Clock Sources 2.3.2.5. PLL Report
2.6. ピンMUXとペリフェラル x
2.6.1. Auto-Place IP 2.6.2. Advanced
3. インテル® Stratix® 10 HPSコンポーネントのシミュレーション x
3.1. シミュレーション・フロー 3.2. クロック・インターフェイスとリセット・インターフェイス 3.3. FPGA-to-HPS AXI* スレーブ・インターフェイス 3.4. HPS-to-FPGA AXI* マスター・インターフェイス 3.5. 軽量HPS-to-FPGA AXI* マスター・インターフェイス 3.6. HPS-to-FPGA MPUイベント・インターフェイス 3.7. 割り込みインターフェイス 3.8. HPS-to-FPGAデバッグAPBインターフェイス 3.9. FPGA-to-HPSシステム・トレース・マクロセル (STM) ハードウェア・イベント・インターフェイス 3.10. HPS-to-FPGAクロストリガー・インターフェイス 3.11. HPS-to-FPGAトレース・ポート・インターフェイス 3.12. FPGA-to-HPS DMAハンドシェイク・インターフェイス 3.13. 汎用入力インターフェイス 3.14. EMIFコンジット 3.15. 「HPSコンポーネントのシミュレーション」章の改訂履歴
3.1. シミュレーション・フロー x
3.1.1. シミュレーションに向けたHPSコンポーネントを設定する 3.1.2. プラットフォーム・デザイナーでのHPSシミュレーション・モデルの生成 3.1.3. シミュレーションの実行
3.1.1. シミュレーションに向けたHPSコンポーネントを設定する x
3.1.1.1. FPGAに接続するHPSコンジット・インターフェイス
3.1.3. シミュレーションの実行 x
3.1.3.1. HPS RTLシミュレーションの実行 3.1.3.2. HPSポストフィット・シミュレーションの実行
3.1.3.2. HPSポストフィット・シミュレーションの実行 x
3.1.3.2.1. ポストフィット・シミュレーション・ファイル 3.1.3.2.2. BFM APIの階層フォーマット
3.2. クロック・インターフェイスとリセット・インターフェイス x
3.2.1. クロック・インターフェイス 3.2.2. リセット・インターフェイス
1. インテル® Stratix® 10 ハード・プロセッサー・システム (HPS) コンポーネントの概要
2. インテル® Stratix® 10ハード・プロセッサー・システム (HPS) コンポーネントのコンフィグレーション
3. インテル® Stratix® 10 HPSコンポーネントのシミュレーション

3.1.3.2.1. ポストフィット・シミュレーション・ファイル

ポストフィット・シミュレーションは、オリジナルのRTLデザインをマッピング、合成およびフィットした後に生成される、ネットリストのシミュレーションです。ネットリストは、実際のハードウェアと、FPGAで行われている接続を表します。 インテル® Quartus® Primeは、ネットリストを生成します。また、すべての接続のタイミング情報を含む、標準遅延フォーマット・ファイル (.sdf) の生成も可能です。シミュレーションには、ワイヤーとゲートに要するタイミングがすべて0の状態 (タイミング情報なし) で、機能のみ検証する場合と、遷移のタイミングすべてをSDFの情報に基づき行う、タイミング検証があります。

ポストフィット・シミュレーションは、様々な目的で利用することが可能です。
  • デザインの動的なタイミング検証のため
  • デザインまたは (特にフィッターの) コンパイルフロー、もしくはその両方の機能的な正確性を検証するため

この表では以下の記号を使用しています。

  • <ACDS install> = インテル・コンプリート・デザイン・スイートのインストレーション・パス
  • <Avalon Verification IP> = <ACDS install> /ip/altera/sopc_builder_ip/verification
  • <AXI Verification IP> = <ACDS install> /ip/altera/mentor_vip_ae
  • <HPS Post‑fit Sim> = <ACDS install> /ip/altera/hps/postfitter_simulation
  • <Device Sim Lib> = <ACDS install> /quartus/eda/sim_lib
表 14.  ポストフィット・シミュレーション・ファイル

ライブラリー

ディレクトリー

ファイル

インテル® 検証用IPライブラリー

<Avalon Verification IP>/lib/

verbosity_pkg.sv

avalon_mm_pkg.sv

avalon_utilities_pkg.sv

AvalonクロックソースBFM

<Avalon Verification IP>/altera_avalon_clock_source/

altera_avalon_clock_source.sv

AvalonリセットソースBFM

<Avalon Verification IP>/altera_avalon_reset_source/

altera_avalon_reset_source.sv

Avalon-MMスレーブBFM

<Avalon Verification IP>/altera_avalon_mm_slave_bfm/

altera_avalon_mm_slave_bfm.sv

Avalon割り込みシンクBFM

<Avalon Verification IP>/altera_avalon_interrupt_sink/

altera_avalon_interrupt_sink.sv

Mentor AXI Verification IPライブラリー

<AXI Verification IP>/common/

questa_mvc_svapi.svh

Mentor AXI3 BFM

<AXI Verification IP>/axi3/axi3/bfm/

mgc_common_axi.sv

mgc_axi_master.sv

mgc_axi_slave.sv

HPSポストフィット・シミュレーション・ライブラリー

 <HPS Post‑fit Sim>/

ディレクトリー内のファイルすべて

デバイス・シミュレーション・ライブラリー4

<Device Sim Lib>/

altera_primitives.v

220model.v

sgate.v

altera_mf.v

altera_lnsim.sv

twentynm_atoms.v

fourteennm_atoms.sv

mentor/twentynm_atoms_ncrypt.sv

mentor/fourteennm_atoms_ncrypt.sv

EDA Netlist Writerで生成されるポストフィット・シミュレーション・モデル

 <User project directory>/

*.vo

*.vho

(Verilog HDLとVHDLが混在するデザインには、混在言語シミュレーターが必要です。)

ユーザー・テストベンチ・ファイル

 <User project directory>/

*.v

*.sv

*.vhd

(Verilog HDLとVHDLが混在するデザインには、混在言語シミュレーターが必要です。)
4 デバイス・ミュレーション・ライブラリーは、Modelsim- インテル® に必要ありません。
レベル 2 の表題