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3.1. シミュレーション・フロー
3.2. クロック・インターフェイスとリセット・インターフェイス
3.3. FPGA-to-HPS AXI* スレーブ・インターフェイス
3.4. HPS-to-FPGA AXI* マスター・インターフェイス
3.5. 軽量HPS-to-FPGA AXI* マスター・インターフェイス
3.6. HPS-to-FPGA MPUイベント・インターフェイス
3.7. 割り込みインターフェイス
3.8. HPS-to-FPGAデバッグAPBインターフェイス
3.9. FPGA-to-HPSシステム・トレース・マクロセル (STM) ハードウェア・イベント・インターフェイス
3.10. HPS-to-FPGAクロストリガー・インターフェイス
3.11. HPS-to-FPGAトレース・ポート・インターフェイス
3.12. FPGA-to-HPS DMAハンドシェイク・インターフェイス
3.13. 汎用入力インターフェイス
3.14. EMIFコンジット
3.15. 「HPSコンポーネントのシミュレーション」章の改訂履歴
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2.5. I/O遅延
I/O Delays タブは、HPSコンポーネントの5つのタブ中4番目のタブで、48本のHPS専用I/Oピンすべての入力または出力に、オプションの遅延チェーンを追加できます。各ドロップダウンで、次のオプションをそれぞれのI/Oピンに選択できます。
- Zero_chain_dly—遅延チェーンをバイパスする入力もしくは出力信号
- Chain_dly—最小遅延チェーンパスを通る入力もしくは出力信号
- One_chain_dly to fifteen_chain_dly—最小遅延チェーンパスに加え、1から15までの遅延チェーンを通る入力もしくは出力信号
遅延タイミングに関する詳細は、 インテル® Stratix® 10デバイス・データシートを参照ください。