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5.3.1. ラインの挿入
5.3.2. CRCの挿入/チェック
5.3.3. ペイロードIDの挿入
5.3.4. TRSの一致
5.3.5. スクランブラー
5.3.6. TXサンプル
5.3.7. クロック・イネーブル・ジェネレーター
5.3.8. RXサンプル
5.3.9. ビデオ規格の検出
5.3.10. 検出1および1/1.001レート
5.3.11. トランシーバー・コントローラー
5.3.12. デスクランブラー
5.3.13. TRSアライナー
5.3.14. 3Gb Demux
5.3.15. ラインの抽出
5.3.16. ペイロードIDの抽出
5.3.17. フォーマットの検出
5.3.18. ストリームの同期
5.3.19. SDビットの変換
5.3.20. 同期ビットの挿入
5.3.21. 同期ビットの削除
7.1.2.1. トランシーバーのNative PHY IPコアでのRX CDRリファレンス・クロックの変更
7.1.2.2. 同じチャネル内でのシンプレックス・モード・トランシーバーの結合
7.1.2.3. トリプルレートおよびマルチレートに対する生成されたリコンフィグレーション管理の使用
7.1.2.4. 同じチャネル内での独立したRXおよびTX動作の確保
7.1.2.5. インテル® Arria® 10および インテル® Cyclone® 10 GXデバイスのフィッター段階での潜在的な配線問題
7.1.2.6. インテル® Arria® 10および インテル® Cyclone® 10 GXデバイスを使用したSDIマルチレートRXの制約のないクロック
7.1.2.7. 未使用のトランシーバー・チャネル
7.1.2.8. インテル® Stratix® 10デバイスのコアロジックへのトランシーバー・リファレンス・クロック・ピンの配線
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8.2.2.3. リコンフィグレーション管理パラメーター
次の表に、リコンフィグレーション管理のパラメーターを示します。
パラメーター | 値 | 説明 |
---|---|---|
NUM_CHS | 1 (最小) | リコンフィグレーションを行うために必要なチャネル数です。 |
FAMILY |
|
サポートされているデバイスファミリーです。 |
DIRECTION |
|
パラメーター・エディターで選択されたコアの方向。このパラメーターは、生成されたデザイン例で割り当てられる論理チャネル番号に影響します。 デザインに変更を加えている場合は、このパラメーターを無視して、論理チャネル番号を正しく割り当ててください。 論理チャネル番号を割り当てる方法については、複数のチャネルへの拡張の項を参照してください。 |
VIDEO_STANDARD |
|
現在のビデオ規格。 HDデュアルリンクの場合はdlを指定し、その他の規格の場合はtrを指定します。 |
XCVR_TX_PLL_SEL |
|
ダイナミックなクロック切り替えのためのTX PLLリコンフィグレーションを実行するために選択された方法。TX PLLを切り替えるには1を指定し、TX PLLリファレンス・クロックを切り替えるには2を指定します。 指定した値は、IPコアをインスタンス化するときに選択したパラメーター値と一致させる必要があります。 クロック切り替えの詳細については、ダイナミックTXクロック切り替えの項を参照してください。 |