インテルのみ表示可能 — GUID: bhc1410937361216
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5.3.1. ラインの挿入
5.3.2. CRCの挿入/チェック
5.3.3. ペイロードIDの挿入
5.3.4. TRSの一致
5.3.5. スクランブラー
5.3.6. TXサンプル
5.3.7. クロック・イネーブル・ジェネレーター
5.3.8. RXサンプル
5.3.9. ビデオ規格の検出
5.3.10. 検出1および1/1.001レート
5.3.11. トランシーバー・コントローラー
5.3.12. デスクランブラー
5.3.13. TRSアライナー
5.3.14. 3Gb Demux
5.3.15. ラインの抽出
5.3.16. ペイロードIDの抽出
5.3.17. フォーマットの検出
5.3.18. ストリームの同期
5.3.19. SDビットの変換
5.3.20. 同期ビットの挿入
5.3.21. 同期ビットの削除
7.1.2.1. トランシーバーのNative PHY IPコアでのRX CDRリファレンス・クロックの変更
7.1.2.2. 同じチャネル内でのシンプレックス・モード・トランシーバーの結合
7.1.2.3. トリプルレートおよびマルチレートに対する生成されたリコンフィグレーション管理の使用
7.1.2.4. 同じチャネル内での独立したRXおよびTX動作の確保
7.1.2.5. インテル® Arria® 10および インテル® Cyclone® 10 GXデバイスのフィッター段階での潜在的な配線問題
7.1.2.6. インテル® Arria® 10および インテル® Cyclone® 10 GXデバイスを使用したSDIマルチレートRXの制約のないクロック
7.1.2.7. 未使用のトランシーバー・チャネル
7.1.2.8. インテル® Stratix® 10デバイスのコアロジックへのトランシーバー・リファレンス・クロック・ピンの配線
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5.1.2. レシーバー
レシーバーは、次の機能を実行します。
- ビデオ規格診断
- ビデオレート検出
- NRZIデコーディングとデスクランブル
- ワード・アライメント
- データリンクの逆多重化
- ビデオ・タイミング・フラグの抽出
- HD-SDIのLN抽出
- HD-SDIのCRC
- ペイロードIDの抽出
- データストリームの同期
- トランシーバーへのアクセス
- 補助データの特定と追跡
- 同期ビット削除
以下のブロック図は、サポートされている各ビデオ規格のSDI II IPコアのレシーバー (シンプレックス) データパスを示しています。
図 11. SD-SDIレシーバーのデータパスのブロック図
図 12. HD-SDIレシーバーのデータパスのブロック図
図 13. 3G-SDIレシーバーのデータパスのブロック図
図 14. デュアルレートSDIレシーバーのデータパスのブロック図
図 15. デュアルリンクHD-SDIレシーバーのデータパスのブロック図
図 16. トリプルレートSDIレシーバーのデータパスのブロック図
図 17. マルチレート (最大12G-SDI) レシーバーのデータパスのブロック図
注: この図に示されている受信ブロックは、トリプルレートSDIレシーバーのデータパスのブロック図の送信ブロックの簡略化されたバージョンです。
双方向モードまたは二重モードの場合、プロトコル、PHY管理およびアダプターブロックは、二重モードでコンフィグレーションされるNative PHY IPコアを除き、各方向で同じままです。以下の図は、SD-SDI二重モードのデータパスを示しています。
図 18. SD-SDI二重モードのブロック図