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2.4.2.1. 高速クロック・ドメイン
2.4.2.2. ループの再構築
2.4.2.3. コントロール信号のバックプレッシャー
2.4.2.4. FIFOステータス信号によるフロー・コントロール
2.4.2.5. スキッドバッファーを使用したフロー制御
2.4.2.6. リードモディファイライトメモリー
2.4.2.7. カウンターとアキュムレーター
2.4.2.8. ステートマシン
2.4.2.9. メモリー
2.4.2.10. DSPブロック
2.4.2.11. 一般ロジック
2.4.2.12. モジュラスと除算
2.4.2.13. リセット
2.4.2.14. ハードウェアの再利用
2.4.2.15. アルゴリズム要件
2.4.2.16. FIFO
2.4.2.17. 三進加算器
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2.2.1. リセット戦略
このセクションでは、リセット信号を使用するときに最大のパフォーマンスを達成するための手法を推奨しています。
コンフィギュレーションが完了するまでデザインをリセット状態に保つには、Reset Release Intel® FPGA IPまたはINIT_DONE信号(ピンを介して戻される)を実装する必要があります。 Intel® Agilex™ 設定ユーザーガイド または インテル® Stratix® 10 設定ユーザーガイド デバイスのリセットの詳細については、
最高のパフォーマンスを得るには、必要な場合を除き、リセット(非同期および同期)を避けてください。 Hyper-Registerには非同期リセットがないため、コンパイラーは非同期リセットでレジスターをHyper-Registerロケーションにリタイミングできません。
非同期クリアの代わりに同期クリアを使用すると、レジスターをリタイミングすることができます。同期クリアを持つレジスターのリタイミング動作の詳細については、「 同期リセットと制限」のセクションを参照してください。デザイン内の一部のレジスターでは、同期クリアまたは非同期クリアが必要ですが、パフォーマンスを最適化するにはその数を最小限に抑える必要があります。