インテルのみ表示可能 — GUID: mta1457654174270
Ixiasoft
2.4.2.1. 高速クロック・ドメイン
2.4.2.2. ループの再構築
2.4.2.3. コントロール信号のバックプレッシャー
2.4.2.4. FIFOステータス信号によるフロー・コントロール
2.4.2.5. スキッドバッファーを使用したフロー制御
2.4.2.6. リードモディファイライトメモリー
2.4.2.7. カウンターとアキュムレーター
2.4.2.8. ステートマシン
2.4.2.9. メモリー
2.4.2.10. DSPブロック
2.4.2.11. 一般ロジック
2.4.2.12. モジュラスと除算
2.4.2.13. リセット
2.4.2.14. ハードウェアの再利用
2.4.2.15. アルゴリズム要件
2.4.2.16. FIFO
2.4.2.17. 三進加算器
インテルのみ表示可能 — GUID: mta1457654174270
Ixiasoft
2.2.6. 準安定シンクロナイザー
Compilerはシンクロナイザ・チェインの一部であるレジスターを検出します。Compilerは、シンクロナイザ・チェイン内のレジスターをリタイムすることはできません。シンクロナイザ・チェイン内のレジスターのリタイミングを可能にするには、クロック・ドメイン境界にパイプライン・レジスターを追加します。
準安定シンクロナイザー・チェインの長さ インテル® Hyperflex™ アーキテクチャーFPGAは3つです。クリティカル・チェインレポートは、メタスタビリティに必要なレジスターをREG (Metastability required)テキストでマークするようになりました。
デザインに2つのレジスターチェーンがシンクロナイザーとして含まれている場合、次の設定を指定して、デフォルトのチェーン長を3から2に変更できます。
- Assignments > Settingsをクリックします。
- Categoryの下のCompiler Settingsをクリックします。
- Advanced Settings (Synthesis)ボタンをクリックします。
- Synchronization Register Chain Lengthの場合、Settingカラムでの2を入力します。
または、.qsfファイルでこの設定を指定します。
set_instance_assignment -name SYNCHRONIZATION_REGISTER_CHAIN_LENGTH 2 \
-to * -entity <top_module_name>