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2.4.2.1. 高速クロック・ドメイン
2.4.2.2. ループの再構築
2.4.2.3. コントロール信号のバックプレッシャー
2.4.2.4. FIFOステータス信号によるフロー・コントロール
2.4.2.5. スキッドバッファーを使用したフロー制御
2.4.2.6. リードモディファイライトメモリー
2.4.2.7. カウンターとアキュムレーター
2.4.2.8. ステートマシン
2.4.2.9. メモリー
2.4.2.10. DSPブロック
2.4.2.11. 一般ロジック
2.4.2.12. モジュラスと除算
2.4.2.13. リセット
2.4.2.14. ハードウェアの再利用
2.4.2.15. アルゴリズム要件
2.4.2.16. FIFO
2.4.2.17. 三進加算器
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2.4.1.4.3. ループ・パイプラインおよび合成の最適化
ループ・パイプライン技術は、このループを最適化するためにより多くのロジックを作成するように見えます。その結果、デバイスリソースが少なくなります。この手法によりロジックの使用量が増加する場合がありますが、デザイン合成では最適化中にロジックがさらに削減されます。
合成は、さまざまなロジックのクラウドを最適化します。前述の例では、合成により、g * g * g * gを含むロジックのクラウドが、ブロックgの 4つのインスタンスを実装するよりも小さいことが保証されます。このサイズの削減は、LUTに実際に6つの入力があり、一部のLUTを共有してロジックが崩壊するためです。さらに、Hyper-Retimerは、この小さなロジッククラウド内およびその周辺にリタイムを登録するため、ロジックのタイミング・クリティカル性が低くなります。