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2.4.2.1. 高速クロック・ドメイン
2.4.2.2. ループの再構築
2.4.2.3. コントロール信号のバックプレッシャー
2.4.2.4. FIFOステータス信号によるフロー・コントロール
2.4.2.5. スキッドバッファーを使用したフロー制御
2.4.2.6. リードモディファイライトメモリー
2.4.2.7. カウンターとアキュムレーター
2.4.2.8. ステートマシン
2.4.2.9. メモリー
2.4.2.10. DSPブロック
2.4.2.11. 一般ロジック
2.4.2.12. モジュラスと除算
2.4.2.13. リセット
2.4.2.14. ハードウェアの再利用
2.4.2.15. アルゴリズム要件
2.4.2.16. FIFO
2.4.2.17. 三進加算器
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2.2.7. 初期のパワーアップ条件
電源投入時のデザインの初期状態は、クロックサイクル0でのデザインの状態を表します。初期状態は、デバイスの基本技術に大きく依存します。デザインが初期状態を離れると、その状態に戻る自動化された方法はありません。つまり、初期状態状態は、機能状態ではなく過渡的状態です。さらに、他のデザイン・コンポーネントが初期状態の有効性に影響を与える可能性があります。例えば、パワーアップ時にまだロックされていないPLLは、初期状態に影響を与える可能性があります。
したがって、 インテル® Hyperflex™ FPGAのためにデザインする時、初期条件に依存しないでください。むしろ、単一のリセット信号を使用して、すべてのインターフェイスの電源が投入、ロック、訓練されるまで、既知の機能状態にデザインを配置します。