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2.4.2.1. 高速クロック・ドメイン
2.4.2.2. ループの再構築
2.4.2.3. コントロール信号のバックプレッシャー
2.4.2.4. FIFOステータス信号によるフロー・コントロール
2.4.2.5. スキッドバッファーを使用したフロー制御
2.4.2.6. リードモディファイライトメモリー
2.4.2.7. カウンターとアキュムレーター
2.4.2.8. ステートマシン
2.4.2.9. メモリー
2.4.2.10. DSPブロック
2.4.2.11. 一般ロジック
2.4.2.12. モジュラスと除算
2.4.2.13. リセット
2.4.2.14. ハードウェアの再利用
2.4.2.15. アルゴリズム要件
2.4.2.16. FIFO
2.4.2.17. 三進加算器
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5.2.4.1. クリティカル・チェーンを制限するループの例
次のスクリーンショットは、Fast Forward Detailsレポートとクリティカル・チェーンに含まれるロジックの関連パネルを示しています。
図 114. Hyper-Optimizationの限定理由を示すFast Forward Detailsレポートはループである
次の図では、開始点と終了点の結合IDは同じです(#1) 。この場合、チェーンの開始点と終了点が同じであることを示し、ループを作成します。
図 115. ループ付きのクリティカル・チェーン(1〜34行目)
図 116. ループ付きのクリティカル・チェーン(35〜65行目)
図 117は、8レベルの組み合わせロジックを介してイネーブル入力にフィードバックするAddr_wr [0]レジスターの出力を示しています。
図 117. Technology Map Viewerのクリティカル・チェーン
この図には、Addr_wr [0]レジスターのロジックコーンへの他の入力は示されていません。 クリティカル・チェーンのソースコードソースの一部と、 Addr_wrレジスターへの入力を示します。
クリティカル・チェーンのソースコード
assign Add_wr_pluse =Add_wr+1;
assign Add_wr_pluse_pluse =Add_wr+4;
always @ (Add_wr_pluse or Add_rd_ungray)
if (Add_wr_pluse==Add_rd_ungray)
Full =1;
else
Full =0;
always @ (posedge Clk_SYS or posedge Reset)
if (Reset)
Add_wr <= 0;
else if (Wr_en&&!Full)
Add_wr <= Add_wr +1;