インテルのみ表示可能 — GUID: mtr1430270888991
Ixiasoft
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5.2.12. ディレイライン
デザインにバスをあるクロックサイクル数遅延させるモジュールが含まれている場合、コンパイラーはaltshift_tapsを使用してそのような構造を実装できます。 Intel® FPGA IP 。この実装が発生すると、クリティカル・チェインにaltshift_taps:r_rtl_0のデザイン階層が含まれ、合成によりレジスターバンクがaltshift_taps IPコアに置き換えられることが示されます。
Fitterは、レジスターのチェインを互いに近づけて配置するので、Fitterが中間のHyper-Registerのいずれかの位置を使用する場合、ホールド時間に達することができません。 レジスターのバンクのAuto Shift Register Replacementをオフにすると、合成がALTSHIFT_TAPS Megafunctionを使用できなくなり、おそらくそのクリティカル・チェインのショートパス部分を解決することになります。
RAMベースのFIFO実装がレジスター遅延線の代用として許容されるかどうかを検討してください。ディレイラインの1つの機能が、信号をチップ全体にわたって遠くに移動させるためのパイプライン配線である場合、RAMベースの実装は、一般的に許容可能な代替ではありません。 RAMベースの実装は、チップ間で長距離移動する必要がなければ、データバスを遅延させるコンパクトな方法です。