インテルのみ表示可能 — GUID: mtr1430270814114
Ixiasoft
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5.2.1.3. デュアル・クロック・メモリーを備えたクリティカル・チェーン
Hyper-Retimingは、デュアル・クロック・メモリーを介してレジスターをリタイムしません。したがって、デザイン上、2つのデュアル・クロックFIFOまたはメモリーの間にある機能ブロックが、Fast Forwardコンパイル後であっても不十分なレジスターの制限の理由でクリティカル・チェーンとして報告される可能性があります。
限定理由がInsufficient Registersでチェインがデュアル・クロック・メモリー間にある場合、パイプライン・ステージを機能ブロックに追加できます。または、RTLにレジスターのバンクを追加し、Compilerでレジスターのバランスをとることができます。重要なチェーンにソフトウェア設定でレジスターを導入する方法については、Pipeline Stagesのセクションを参照してください。
FIFOメモリーが単一クロックであるため、2つの単一クロックFIFO間の機能ブロックはこの動作の影響を受けません。Compilerは、単一クロックメモリーにレジスターをリタイムすることができます。さらに、デュアルクロックFIFOとレジスターデバイスI/O間の機能ブロックは、この動作の影響を受けません。これは、Fast Forward CompileがデバイスI/Oのレジスターを介して機能ブロックにレジスターをプルできるためです。