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2.1. Intel Agilex® 7 M シリーズ M20K ブロックのファブリック・ネットワークオンチップ (NoC)
2.2. Intel Agilex® 7エンベデッド・メモリー・ブロックにおけるバイト・イネーブル
2.3. アドレス・クロック・イネーブルのサポート
2.4. 非同期クリアと同期クリア
2.5. メモリーブロックの誤り訂正コード (ECC) のサポート
2.6. Intel Agilex® 7エンベデッド・メモリーのクロックモード
2.7. Intel Agilex® 7 エンベデッド・メモリーのコンフィグレーション
2.8. Force-to-Zero
2.9. コヒーレント読み出しメモリー
2.10. フリーズロジック
2.11. トゥルー・デュアルポートのデュアルクロック・エミュレーター
2.12. 読み出しアドレスレジスターと書き込みアドレスレジスターの初期値
2.13. M20K ブロックのタイミングまたは消費電力の最適化機能
2.14. Intel Agilex® 7 でサポートされるエンベデッド・メモリー IP
4.3.1. FIFO Intel® FPGA IP のリリース情報
4.3.2. コンフィグレーション方法
4.3.3. 仕様
4.3.4. FIFO の機能におけるタイミング要件
4.3.5. SCFIFO の ALMOST_EMPTY 機能のタイミング
4.3.6. FIFO の出力ステータスフラグとレイテンシー
4.3.7. FIFO の準安定状態の保護および関連オプション
4.3.8. FIFO の同期クリアと非同期クリアの影響
4.3.9. SCFIFO および DCFIFO の Show-ahead モード
4.3.10. 異なる入力幅と出力幅
4.3.11. DCFIFO のタイミング制約の設定
4.3.12. 手動インスタンス化のコーディング例
4.3.13. デザイン例
4.3.14. クロック・ドメイン・クロッシングでのグレイコード・カウンター転送
4.3.15. エンベデッド・メモリーの ECC 機能に関するガイドライン
4.3.16. FIFO Intel® FPGA IP のパラメーター
4.3.17. リセットスキーム
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4.4. Shift Register (RAM-based) Intel® FPGA IP
Shift Register (RAM-based) Intel® FPGA IP には、従来のシフトレジスターにはない機能が含まれています。標準のフリップフロップで実装される従来のシフトレジスターは、大規模なシフトレジスターに多くのロジックセルを使用します。Shift Register (RAM-based) Intel® FPGA IP はデバイスのメモリーブロックに実装されるため、ロジックセルとルーティング・リソースの使用を抑えることができます。ローカル・データ・ストレージを必要とするデジタル信号処理 (DSP) アプリケーションなどの複雑なデザインでは、Shift Register (RAM-based) Intel® FPGA IP をシフトレジスターとして実装すると、より効率的になります。
Shift Register (RAM-based) Intel® FPGA IP は、タップを備えるパラメーター化されたシフトレジスターです。タップは、シフト・レジスター・チェーンの特定のポイントにあるシフトレジスターからのデータ出力を提供します。タップからの出力を使用するロジックを追加して、アプリケーションを増やすことができます。IP の出力タップ機能は、線形帰還シフトレジスター (LFSR) や有限インパルス応答 (FIR) フィルターなどのアプリケーションに役立ちます。