Intel Agilex® 7 エンベデッド・メモリー・ユーザーガイド

ID 683241
日付 4/10/2023
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ドキュメント目次

4.3.16. FIFO Intel® FPGA IP のパラメーター

表 55.  FIFO Intel® FPGA IP のパラメーターの説明次の表は、FIFO Intel® FPGA IP コアのパラメーターの一覧です。
パラメーター 選択可能な値 詳細
パラメーター設定: Widths, Clk, Synchronization
How wide should the FIFO be? データポートと q ポートの幅を指定します。
How deep should the FIFO be? Note: You could enter arbitrary values for width 481632641282565121024204840968192163843276865536131072 FIFO の深度を指定します。これは常に 2 の累乗です。
Do you want a common clock for reading and writing the FIFO?
  • Yes, synchronize both reading and writing to 'clock'. Create one set of full/empty control signals.
  • No, synchronize reading and writing to 'rdclk' and 'wrclk', respectively. Create a set of full/empty control signals for each clock.
パラメーター設定: SCFIFO Options
Would you like to disable any circuitry protection?
  • full
  • empty
  • usedw[] (number of words in FIFO).

    注意: MSB を使用してハーフフル・フラグを生成することができます。

  • almost full becomes true when usedw[] is greater than or equal to
  • almost empty becomes true when usedw[] is less than
  • Asynchronous clear
  • Synchronous clear (flush the FIFO)
On/Off
パラメーター設定: DCFIFO 1
No, synchronize reading and writing to 'rdclk' and 'wrclk', respectively. Create a set of full/empty control signals for for each clock. を選択している場合は、次のオプションが利用可能です。

合計レイテンシー、クロック同期、準安定状態の保護、エリア、fmax のオプションはグループとして設定する必要があります。合計レイテンシーは、書き込みクロックの 2 つの立ち上がりエッジと以下で選択されている読み出しクロックの数の合計です。

Which option(s) is most important to the DCFIFO? (Read clk sync stages, metastability protection, area, fmax)

Which type of optimization do you want?

  • Minimal setting for unsynchronized clocks. 2 sync stages, good metastability, medium size, good fmax.
  • Best metastability protection, best fmax, unsynchronized clocks. 3 or more sync stages, best metastability protection, largest size, best fmax.
合計レイテンシー、クロック同期、準安定状態の保護、エリア、fmax を指定します。
  • Minimal setting for unsynchronized clocks - このオプションでは、2 つの同期ステージを使用します。優れた準安定状態の保護を備えます。中サイズを使用して、優れた fMAX を提供します。
  • Best metastability protection, best fmax, unsynchronized clocks - このオプションでは、3 つ以上の同期ステージを使用します。最高の準安定状態の保護を備えます。最大サイズを使用しますが、最高の fMAX を提供します。
More Options Best metastability protection, best fmax, unsynchronized clock を選択している場合は、次のオプションが利用可能です。
  • How many sync stages?
3456789 同期ステージの数を指定します。
Timing Constraint
  • Generate SDC file and disable embedded timing constraint
On/Off SDC ファイルを正しいタイミング制約で生成します。組み込まれている set_false_path 割り当ては無効になります。新しいタイミング制約は、set_net_delayset_max_skewset_min_delayset_max_delay で構成されます。タイミング制約の使用方法に関しては、ユーザーガイドを参照してください。
パラメーター設定: DCFIFO 2
No, synchronize reading and writing to 'rdclk' and 'wrclk', respectively. Create a set of full/empty control signals for for each clock. を選択している場合は、次のオプションが利用可能です。

Which optional output control signals do you want?

usedw[] は、FIFO のワード数です。

On/Off
読み出し側
  • full
  • empty
  • usedw[]

注意: これらの信号は、「rdclk」に同期しています。

書き込み側
  • full
  • empty
  • usedw[]

注意: これらの信号は、「wrclk」に同期しています。

More Options
  • Add an extra MSB to usedw port(s). 注意: MSB を使用してハーフフル・フラグを生成することができます。
  • Asynchronous clear
  • Add circuit to synchronize 'aclr' input with 'wrclk'
  • Add circuit to synchronize 'aclr' input with 'rdclk'
On/Off
パラメーター設定: Rdreq Option, Blk Type
Which kind of read access do you want with the rdreq signal?
  • Normal FIFO mode.
  • Show-ahead synchronous FIFO mode.
FIFO をレガシーモードにするか、Show-ahead モードにするかを指定します。
  • Normal FIFO mode - 「rdreq」のアサート後にデータが利用可能になります。「rdreq」は読み出し要求として機能します。
  • Show-ahead synchronous FIFO mode - 「rdreq」のアサート前にデータが利用可能になります。「rdreq」は読み出し肯定応答として機能します。注意: このモードではパフォーマンスが低下します。
What should the memory block type be
  • Auto
  • MLAB
  • M20K
  • M144K
メモリーブロックのタイプを指定します。選択可能なメモリーブロックのタイプは、ターゲットデバイスによって異なります。
Set the maximum block depth to Auto32641282565121024204840968192163843276865536131072 最大ブロック深度をワード数で指定します。
Reduce RAM usage (decreases speed and increases number of Les). Available if data width is divisible by 9. On/Off
パラメーター設定: Optimization, Circuitry Protection
Would you like to register the output to maximize the performance but use more area?
  • Yes (best speed)
  • No (smallest area)
RAM の出力をレジスターするかを指定します。
Implement FIFO storage with logic cells only, even if the device contains memory blocks. On/Off ロジックセルのみで FIFO ストレージを実装するかを指定します。
Would you like to disable any circuitry protection (overflow checking and underflow checking)?
If not required, overflow and underflow checking can be disabled to improve performance.
  • Disable overflow checking. Writing to a full FIFO corrupts contents.
  • Disable underflow checking. Reading from an empty FIFO corrupts contents
On/Off オーバーフローに対する回路保護を無効にするかを指定します。
Would you like to enable ECC?
  • Enable error checking and correcting (ECC)
On/Off エラーの検出と訂正機能を有効にするかを指定します。