Intel Agilex® 7 エンベデッド・メモリー・ユーザーガイド

ID 683241
日付 4/10/2023
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ドキュメント目次

4.3.8. FIFO の同期クリアと非同期クリアの影響

FIFO Intel® FPGA IP コアは、FIFO のモードに応じて、同期クリア (sclr) 信号と非同期クリア (aclr) 信号をサポートします。
これらの信号の影響は、さまざまな FIFO のコンフィグレーションに応じて異なります。SCFIFO は、同期クリア信号と非同期クリア信号の両方をサポートします。DCFIFO は、非同期クリア信号と、書き込みおよび読み出しクロックに同期している非同期クリア信号をサポートします。
注: Intel Agilex® 7 デバイスの場合は、電源投入時に aclr または sclr をアサートし、正しい機能を保証する必要があります。
表 46.  SCFIFO の同期クリアと非同期クリア
モード 同期クリア (sclr) 26 非同期クリア (aclr)
ステータスポートへの影響 full 信号と almost_full 信号をデアサートします。
empty 信号と almost_empty 信号をアサートします。
usedw フラグをリセットします。
アサートによる影響の開始 クロックの立ち上がりエッジ 即時 (q 出力を除く)
Normal 出力モードでの q 出力への影響 読み出しポインターがリセットされ、最初のデータ位置を指します。q 出力がレジスターされない場合、出力には SCFIFO の最初のデータワードが示されます。それ以外の場合は、q の出力は以前の値で維持されます。 q の出力は以前の値で維持されます。
Show-ahead 出力モードでの q 出力への影響 読み出しポインターがリセットされ、最初のデータ位置を指します。q 出力がレジスターされない場合、出力では、以前の値が 1 クロックサイクルの間のみ保持され、次の立ち上がりクロックエッジで SCFIFO の最初のデータワードが示されます。27

それ以外の場合は、q の出力は以前の値で維持されます。

q の出力がレジスターされない場合、出力では、最初の立ち上がりクロックエッジから、SCFIFO の最初のデータワードが表示されます。

それ以外の場合は、q の出力は以前の値で維持されます。

表 47.  DCFIFO の非同期クリア
モード 非同期クリア (aclr) aclr (書き込みクロックと同期) 28 29 aclr (読み出しクロックと同期) 30 31
ステータスポートへの影響 wrfull 信号をデアサートします。 書き込みドメインがクリアされている間、wrfull 信号がアサートされます。これには、aclr 入力の非同期リリース後に、公称で書き込みクロックの 3 サイクルを必要とします。 読み出しドメインがクリアされている間、rdempty 信号がアサートされます。これには、aclr 入力の非同期リリース後に、公称で読み出しクロックの 3 サイクルを必要とします。
rdfull 信号をデアサートします。
wrempty 信号と rdempty 信号をアサートします。
wrusedw フラグと rdusedw フラグをリセットします。
アサートによる影響の開始 即時
Normal 出力モードでの q 出力への影響 32 レジスターされない場合、出力は変化しません。ポートがレジスターされる場合はクリアされます。
Show-ahead 出力モードでの q 出力への影響 レジスターされない場合、出力には「X」が示されます。ポートがレジスターされる場合はクリアされます。
26 読み出しポインターと書き込みポインターは、sclr または aclr 信号のいずれかがアサートされると 0 にリセットされます。
27 リセット後に示される最初のデータワードは、有効な Show-ahead データではありません。q 出力がレジスターされないため、このデータワードは読み出しポインターが指しているデータを反映しています。有効な Show-ahead データを取得するには、リセット後に有効な書き込みを実行します。
28 書き込みクロックの立ち上がりエッジでは、DCFIFO がリセットを脱する (aclr 信号がデアサートされる) 際に、wrreq 信号は Low になっている必要があります。これにより、書き込みとリセット間の競合状態を回避します。この条件がデザインで保証できない場合は、aclr 信号を書き込みクロックと同期させる必要があります。これは、FIFO のパラメーター・エディターから Add circuit to synchronize 'aclr' input with 'wrclk’ オプションを設定する、もしくは WRITE_ACLR_SYNCH パラメーターを ON に設定することで行うことができます。
29 aclr 信号が書き込みクロックと同期している場合でも、aclr 信号はすべてのステータスフラグに非同期的に影響します。
30 読み出しクロックの立ち上がりエッジでは、DCFIFO がリセットを脱する (aclr 信号がデアサートされる) 際に、rdreq 信号は Low になっている必要があります。これにより、読み出しとリセット間の競合状態を回避します。この条件がデザインで保証できない場合は、aclr 信号を読み出しクロックと同期させる必要があります。これは、FIFO のパラメーター・エディターからAdd circuit to synchronize 'aclr' input with 'rdclk' オプションを設定する、もしくは READ_ACLR_SYNCH パラメーターを ON に設定することで行うことができます。
31 aclr 信号が読み出しクロックと同期している場合でも、aclr 信号のアサートはすべてのステータスフラグに非同期的に影響します。
32 Intel Agilex® 7 シリーズ の場合、DCFIFO は、レジスターされる q 出力のみを Normal モードでサポートし、レジスターされない q 出力を Show-ahead モードでサポートします。