Intel Agilex® 7 エンベデッド・メモリー・ユーザーガイド

ID 683241
日付 4/10/2023
Public
ドキュメント目次

4.3.9. SCFIFO および DCFIFO の Show-ahead モード

読み出し要求 (rdreq) 信号の読み出しアクセス動作は、Normal モードもしくは Show-ahead モードを選択することにより設定することができます。

Normal モードの場合、FIFO Intel® FPGA IP コアは、rdreq ポートを通常の読み出し要求として処理し、ポートがアサートされた際にのみ読み出し動作を実行します。

Show-ahead モードの場合、FIFO Intel® FPGA IP コアは、rdreq ポートを読み出し肯定応答として処理し、empty が Low の際に、rdreq 信号をアサートすることなく FIFO Intel® FPGA IP コア内の有効なデータの最初のワードを自動的に出力します。rdreq 信号をアサートすることにより、FIFO Intel® FPGA IP コアは次のデータワードを出力します (利用可能な場合)。

図 37. Normal モードの波形

データは、rdreq のアサート後に表示されます。

図 38. Show-ahead モードの波形

データは、rdreq がアサートされる前に表示されます。