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2.1. Intel Agilex® 7 M シリーズ M20K ブロックのファブリック・ネットワークオンチップ (NoC)
2.2. Intel Agilex® 7エンベデッド・メモリー・ブロックにおけるバイト・イネーブル
2.3. アドレス・クロック・イネーブルのサポート
2.4. 非同期クリアと同期クリア
2.5. メモリーブロックの誤り訂正コード (ECC) のサポート
2.6. Intel Agilex® 7エンベデッド・メモリーのクロックモード
2.7. Intel Agilex® 7 エンベデッド・メモリーのコンフィグレーション
2.8. Force-to-Zero
2.9. コヒーレント読み出しメモリー
2.10. フリーズロジック
2.11. トゥルー・デュアルポートのデュアルクロック・エミュレーター
2.12. 読み出しアドレスレジスターと書き込みアドレスレジスターの初期値
2.13. M20K ブロックのタイミングまたは消費電力の最適化機能
2.14. Intel Agilex® 7 でサポートされるエンベデッド・メモリー IP
4.3.1. FIFO Intel® FPGA IP のリリース情報
4.3.2. コンフィグレーション方法
4.3.3. 仕様
4.3.4. FIFO の機能におけるタイミング要件
4.3.5. SCFIFO の ALMOST_EMPTY 機能のタイミング
4.3.6. FIFO の出力ステータスフラグとレイテンシー
4.3.7. FIFO の準安定状態の保護および関連オプション
4.3.8. FIFO の同期クリアと非同期クリアの影響
4.3.9. SCFIFO および DCFIFO の Show-ahead モード
4.3.10. 異なる入力幅と出力幅
4.3.11. DCFIFO のタイミング制約の設定
4.3.12. 手動インスタンス化のコーディング例
4.3.13. デザイン例
4.3.14. クロック・ドメイン・クロッシングでのグレイコード・カウンター転送
4.3.15. エンベデッド・メモリーの ECC 機能に関するガイドライン
4.3.16. FIFO Intel® FPGA IP のパラメーター
4.3.17. リセットスキーム
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4.4.4. Shift Register (RAM-based) Intel® FPGA IP のパラメーターの設定
コンフィグレーション設定 | 詳細 | ||
---|---|---|---|
How wide should the "shiftin" input and the "shiftout" output buses be? | データの入力バスと出力バスの幅を指定します。この値は、シフトレジスターのメモリー・コンフィグレーションにおいて w の用語で表されます。 | ||
How many taps would you like? | タップ数を指定します。この値は、シフトレジスターのメモリー・コンフィグレーションにおいて n の用語で表されます。 | ||
Create groups for each tap output | このオプションをオンにすると、レジスターチェーンからタップされる出力データに個別のグループが作成されます。 39 | ||
How wide should the distance between taps be? | タップ間の距離を指定します。この値は、シフトレジスターのメモリー・コンフィグレーションにおいて m の用語で表されます。 40 | ||
Create a clock enable port | このオプションをオンにすると、レジスターポートのイネーブル信号が作成されます。このオプションがオンになっていない場合は、レジスターポートは常に有効になっています。 41 | ||
Create an asynchronous clear port | このオプションをオンにすると、非同期クリア信号が作成されます。アサートされると、シフトレジスターの出力はすぐにクリアされます。 | ||
Create a synchronous clear port | このオプションをオンにすると、同期クリア信号が作成されます。アサートされると、シフトレジスターの出力は次の正のクロックエッジでクリアされます。 | ||
What should the RAM block type be? | アプリケーションの機能、メモリー・コンフィグレーション、および容量をサポートするメモリーブロックのタイプを選択します。 42 |
注:
- shiftin 入力バスと shiftout 出力バスの幅は同じです。また、それらはレジスターされません。ただし、メモリーブロックへの内部読み出しアドレスはクロックと同期しているため、出力データはクロックと同期しているとみなすことができます。
- 出力タップの幅は、w (入力データの幅) と n (タップ数) を乗算したものです。また、出力タップの MSB からのワードは、shiftout 出力バスに相当します。
39 これらのグループを組み合わせて、taps[wn-1:0] バスを表します。
40 タップ間の距離 m は、少なくとも 3 にする必要があります。
41 レジスターされるポートは、メモリー・アドレス・ポートの内部レジスターと呼ばれます。shiftin ポートと shiftout ポートはレジスターされません。
42 選択しているメモリーブロックのタイプについては、お使いのターゲットデバイスのハンドブックで、TriMatrix エンベデッド・メモリー・ブロックに関する章を参照してください。使用する RAM のブロックタイプを特に指定しない場合は、AUTO を選択することも可能です。AUTO オプションを選択している場合、メモリーブロックのタイプは、 インテル® Quartus® Prime 開発ソフトウェアのシンセサイザーもしくはフィッターでコンパイルの際に決まります。使用するメモリーブロックのタイプを特定するには、 インテル® Quartus® Prime の Fitter Report を確認します。