Intel Agilex® 7 エンベデッド・メモリー・ユーザーガイド

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ID 683241
日付 4/10/2023
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ドキュメント目次
ドキュメント目次 x
1. Intel Agilex® 7 エンベデッド・メモリーの概要 2. Intel Agilex® 7エンベデッド・メモリーのアーキテクチャーと機能 3. Intel Agilex® 7 エンベデッド・メモリーのデザインに関する考慮事項 4. Intel Agilex® 7 エンベデッド・メモリー IP のリファレンス 5. Intel Agilex® 7 エンベデッド・メモリーのデバッグ 6. Intel Agilex® 7 エンベデッド・メモリー・ユーザーガイドのアーカイブ 7. Intel Agilex® 7 エンベデッド・メモリー・ユーザーガイドの改訂履歴
1. Intel Agilex® 7 エンベデッド・メモリーの概要 x
1.1. Intel Agilex® 7 エンベデッド・メモリーの機能
2. Intel Agilex® 7エンベデッド・メモリーのアーキテクチャーと機能 x
2.1. Intel Agilex® 7 M シリーズ M20K ブロックのファブリック・ネットワークオンチップ (NoC) 2.2. Intel Agilex® 7エンベデッド・メモリー・ブロックにおけるバイト・イネーブル 2.3. アドレス・クロック・イネーブルのサポート 2.4. 非同期クリアと同期クリア 2.5. メモリーブロックの誤り訂正コード (ECC) のサポート 2.6. Intel Agilex® 7エンベデッド・メモリーのクロックモード 2.7. Intel Agilex® 7 エンベデッド・メモリーのコンフィグレーション 2.8. Force-to-Zero 2.9. コヒーレント読み出しメモリー 2.10. フリーズロジック 2.11. トゥルー・デュアルポートのデュアルクロック・エミュレーター 2.12. 読み出しアドレスレジスターと書き込みアドレスレジスターの初期値 2.13. M20K ブロックのタイミングまたは消費電力の最適化機能 2.14. Intel Agilex® 7 でサポートされるエンベデッド・メモリー IP
2.2. Intel Agilex® 7エンベデッド・メモリー・ブロックにおけるバイト・イネーブル x
2.2.1. バイト・イネーブル制御 2.2.2. データバイト出力 2.2.3. バイト・イネーブルの動作
2.5. メモリーブロックの誤り訂正コード (ECC) のサポート x
2.5.1. パリティービット 2.5.2. ECCのパリティーフリップ 2.5.3. ECC Read-During-Writeの動作 2.5.4. 誤り訂正コードの真理値
2.6. Intel Agilex® 7エンベデッド・メモリーのクロックモード x
2.6.1. シングル・クロック・モード 2.6.2. 読み出し/書き込みクロックモード 2.6.3. 入力/出力クロックモード 2.6.4. クロックモードにおける非同期/同期クリア 2.6.5. 同時読み出し/書き込みにおける出力読み出しデータ 2.6.6. クロックモードにおける独立したクロックイネーブル
2.7. Intel Agilex® 7 エンベデッド・メモリーのコンフィグレーション x
2.7.1. 混合幅のポート・コンフィグレーション
2.9. コヒーレント読み出しメモリー x
2.9.1. 転送ロジック
3. Intel Agilex® 7 エンベデッド・メモリーのデザインに関する考慮事項 x
3.1. メモリーブロックの選択についての考慮事項 3.2. 同時読み出し動作についての考慮事項 3.3. Read-During-Write 動作のカスタマイズ 3.4. 電源投入時の状態とメモリーの初期化についての考慮事項 3.5. 消費電力の削減 3.6. 非決定的な入力の使用に関する制限 3.7. クロック信号と他のコントロール信号の同時変更に関する制限 3.8. インテル® Quartus® Prime 開発ソフトウェアにおけるメモリーの高度な設定 3.9. メモリー深度の設定に関する考慮事項 3.10. M20K エンベデッド・メモリー・ブロックの入力クロック品質要件
3.3. Read-During-Write 動作のカスタマイズ x
3.3.1. 同一ポートの Read-During-Write モード 3.3.2. 混合ポートの Read-During-Write モード
4. Intel Agilex® 7 エンベデッド・メモリー IP のリファレンス x
4.1. オンチップメモリーRAM/ROMインテルFPGA IPコア 4.2. eSRAM Intel Agilex® FPGA IP 4.3. FIFO Intel FPGA IP 4.4. Shift Register (RAM-based) Intel® FPGA IP
4.1. オンチップメモリーRAM/ROMインテルFPGA IPコア x
4.1.1. RAM/ROM インテル FPGA IP のリリース情報 4.1.2. RAM: 1-PORT Intel® FPGA IP のパラメーター 4.1.3. RAM: 2-PORT Intel® FPGA IP のパラメーター 4.1.4. RAM: 4-PORT Intel® FPGA IP のパラメーター 4.1.5. ROM: 1-PORT Intel® FPGA IP のパラメーター 4.1.6. ROM: 2-PORT Intel® FPGA IP のパラメーター 4.1.7. パラメーター設定の手動変更 4.1.8. RAM および ROM のインターフェイス信号
4.1.7. パラメーター設定の手動変更 x
4.1.7.1. RAMおよびROMのパラメーター設定
4.2. eSRAM Intel Agilex® FPGA IP x
4.2.1. eSRAM Intel Agilex® FPGA IP のリリース情報 4.2.2. eSRAM システムの機能 4.2.3. eSRAM Intel Agilex® FPGA IP のパラメーター 4.2.4. eSRAM Intel Agilex® FPGA IP のインターフェイス信号 4.2.5. eSRAM のタイミング図
4.2.2. eSRAM システムの機能 x
4.2.2.1. eSRAM の仕様
4.3. FIFO Intel FPGA IP x
4.3.1. FIFO Intel® FPGA IP のリリース情報 4.3.2. コンフィグレーション方法 4.3.3. 仕様 4.3.4. FIFO の機能におけるタイミング要件 4.3.5. SCFIFO の ALMOST_EMPTY 機能のタイミング 4.3.6. FIFO の出力ステータスフラグとレイテンシー 4.3.7. FIFO の準安定状態の保護および関連オプション 4.3.8. FIFO の同期クリアと非同期クリアの影響 4.3.9. SCFIFO および DCFIFO の Show-ahead モード 4.3.10. 異なる入力幅と出力幅 4.3.11. DCFIFO のタイミング制約の設定 4.3.12. 手動インスタンス化のコーディング例 4.3.13. デザイン例 4.3.14. クロック・ドメイン・クロッシングでのグレイコード・カウンター転送 4.3.15. エンベデッド・メモリーの ECC 機能に関するガイドライン 4.3.16. FIFO Intel® FPGA IP のパラメーター 4.3.17. リセットスキーム
4.3.3. 仕様 x
4.3.3.1. Verilog HDLプロトタイプ 4.3.3.2. VHDL のコンポーネント宣言 4.3.3.3. VHDLのLIBRARY-USE宣言 4.3.3.4. FIFO の信号 4.3.3.5. FIFO のパラメーター設定
4.3.8. FIFO の同期クリアと非同期クリアの影響 x
4.3.8.1. DCFIFO コンパイル時のリカバリーとリムーバルのタイミング違反警告
4.3.11. DCFIFO のタイミング制約の設定 x
4.3.11.1. 組み込みタイミング制約 4.3.11.2. ユーザーでコンフィグレーション可能なタイミング制約
4.3.11.2. ユーザーでコンフィグレーション可能なタイミング制約 x
4.3.11.2.1. SDC コマンド
4.4. Shift Register (RAM-based) Intel® FPGA IP x
4.4.1. Shift Register (RAM-based) Intel® FPGA IP のリリース情報 4.4.2. Shift Register (RAM-based) Intel® FPGA IPの機能 4.4.3. Shift Register (RAM-based) Intel® FPGA IP の基本的な説明 4.4.4. Shift Register (RAM-based) Intel® FPGA IP のパラメーターの設定 4.4.5. シフトレジスターのポートとパラメーターの設定
1. Intel Agilex® 7 エンベデッド・メモリーの概要
2. Intel Agilex® 7エンベデッド・メモリーのアーキテクチャーと機能
3. Intel Agilex® 7 エンベデッド・メモリーのデザインに関する考慮事項
4. Intel Agilex® 7 エンベデッド・メモリー IP のリファレンス
5. Intel Agilex® 7 エンベデッド・メモリーのデバッグ
6. Intel Agilex® 7 エンベデッド・メモリー・ユーザーガイドのアーカイブ
7. Intel Agilex® 7 エンベデッド・メモリー・ユーザーガイドの改訂履歴

4.3.10. 異なる入力幅と出力幅

DCFIFO_MIXED_WIDTHS の機能は、幅の比率が有効な場合に、書き込み入力データと読み出し出力データで異なる幅をサポートします。入力データ幅と出力データ幅の組み合わせが無効な比率になる場合、FIFO のパラメーター・エディターはエラーメッセージを表示します。サポートされている幅の比率は 2 の累乗で、RAM によって異なります。

IP コアは、幅の広い書き込みポートと幅の狭い読み出しポート (またはその逆) をサポートします。 Intel Agilex® 7 デバイスで現在サポートされている混合幅の比率を次の表に示します。

表 48.  デバイスファミリーでサポートされる幅の比率
デバイスファミリー 有効な幅の比率
Intel Agilex® 7 1、2、4、8、16、32
図 39. 16 ビット・ワードの書き込みと 8 ビット・ワードの読み出し次の図は、幅の広い書き込みポート (16 ビット入力) と幅の狭い読み出しポート (8 ビット出力) の例を示しています。

この例では、読み出しポートは書き込みポートの 2 倍の周波数で動作しています。FIFO バッファーに 2 つの 16 ビット・ワードを書き込むと、wrusedw フラグが 2 に増加し、rdusedw フラグが 4 に増加します。4 つの 8 ビットの読み出し動作で FIFO バッファーは空になります。読み出しは、書き込まれた 16 ビット・ワードの最下位 8 ビットで始まり、最上位 8 ビットが続きます。

図 40. 8 ビット・ワードの書き込みと 16 ビット・ワードの読み出し次の図は、幅の狭い書き込みポート (8 ビット入力) と幅の広い読み出しポート (16 ビット出力) の例を示しています。

この例では、読み出しポートは書き込みポートの半分の周波数で動作しています。FIFO バッファーに 4 つの 8 ビット・ワードを書き込むと、wrusedw フラグが 4 に増加し、rdusedw フラグが 2 に増加します。2 つの 16 ビットの読み出し動作で FIFO は空になります。書き込まれた最初と 2 番目の 8 ビット・ワードはそれぞれ、16 ビットの出力ワードの LSB と MSB に相当します。rdempty 信号は、幅の広い読み出しポートのワード全体を満たすのに十分なワードが幅の狭い書き込みポートに書き込まれるまでアサートされたままになります。

レベル 2 の表題