Intel Agilex® 7 エンベデッド・メモリー・ユーザーガイド

ID 683241
日付 4/10/2023
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ドキュメント目次

4.1.6. ROM: 2-PORT Intel® FPGA IP のパラメーター

次の表に、ROM: 2-PORT Intel® FPGA IP のパラメーターを示します。
表 28.  ROM: 2-PORT Intel® FPGA IP のパラメーター設定
パラメーター 選択可能な値 詳細
パラメーター設定: Widths/Blk Type
How do you want to specify the memory size?
  • As a number of words
  • As a number of bits
メモリーサイズをワードで指定するかビットで指定するかを決定します。
How many words of memory? 32、64、128、256、512、1024、2048、4096、8192、16384、32768、65536 ワード数を指定します。
Use different data widths on different ports On/Off 異なるポートで異なるデータ幅を使用するかを指定します。
How wide should the ‘q_a’ output bus be? 「q_a」および「q_b」出力ポートの幅を指定します。
How wide should the ‘q_b’ output bus be?
RAM block type AutoM20K メモリーブロックのタイプを指定します。選択可能なメモリーブロックのタイプは、ターゲットデバイスによって異なります。
Set the maximum block depth to:
  • Auto: Auto5121024 2048
  • M20K: Auto51210242048
最大ブロック深度をワード数で指定します。このオプションは、Auto をメモリー・ブロック・タイプとして選択している場合にのみ有効になります。
パラメーター設定: Clks/Rd
What clocking method would you like to use?
  • Single
  • Dual clock: use separate ‘input’ and ‘output’ clocks
  • Customize clocks for A and B ports

使用するクロック供給方式を指定します。

  • Single - 単一のクロックとクロックイネーブルでメモリーブロックのすべてのレジスターを制御します。
  • Dual clock: use separate ‘input’ and ‘output’ clocks - 入力クロックでアドレスレジスターを制御し、出力クロックでデータ出力レジスターを制御します。ROM モードには、書き込みイネーブル、バイト・イネーブル、データ入力レジスターはありません。
  • Customize clocks for A and B ports - クロック A ではポート A 側のすべてのレジスターを制御します。クロック B ではポート B 側のすべてのレジスターを制御します。また、各ポートではそれぞれ、ポート A とポート B のレジスターに対する独立したクロックイネーブルをサポートします。
Create a ‘rden_a’ and ‘rden_b’ read enable signals On/Off 読み出しイネーブル信号を作成するかを指定します。
パラメーター設定: Regs/Clkens/Aclrs
Which ports should be registered?

Read output ports

On/Off 読み出し出力ポートをレジスターするかを指定します。
More Options Registered Q Output Ports
  • ‘q_a’ port
  • ‘q_b’ port
On/Off オンにすると、レジスターされる「q_a」および「q_b」ポートは非同期クリア信号の影響を受けます。
  • q_a port - 「q_a」出力ポートをレジスターするかを指定します。
  • q_b port - 「q_b」出力ポートをレジスターするかを指定します。
Use clock enable for port A input registers On/Off クロックイネーブルをポート A の入力レジスターに使用するかを指定します。
Use clock enable for port A output registers On/Off クロックイネーブルをポート A の出力レジスターに使用するかを指定します。
Use clock enable for port B input registers On/Off クロックイネーブルをポート B の入力レジスターに使用するかを指定します。
Use clock enable for port B output registers On/Off クロックイネーブルをポート B の出力レジスターに使用するかを指定します。
Aclr Options
  • ‘q_a’ port
  • ‘q_b’ port
On/Off レジスターされるポートが非同期クリアポートによってクリアされるかを指定します。
Sclr Options
  • ‘q_a’ port
  • ‘q_b’ port
On/Off レジスターされるポートが同期クリアポートによってクリアされるかを指定します。
パラメーター設定: Mem Init
Do you want to specify the initial content of the memory?
  • No, leave it blank
  • Yes, use this file for the memory content data

メモリーの初期コンテンツを指定します。

ROM モードでは、メモリー初期化ファイル (.mif) または 16 進数 (インテル形式) ファイル (.hex) を指定する必要があります。デフォルトで、Yes, use this file for the memory content data オプションがオンになっています。
The initial content file should conform to which port’s dimensions?
  • PORT_A
  • PORT_B
初期コンテンツファイルをポート A またはポート B のどちらに準拠させるかを指定します。
パラメーター設定: Performance Optimization
Enable Force-to-Zero On/Off 読み出しイネーブル信号をデアサートする際に、出力を 0 に設定するかを指定します。

選択しているメモリー深度が単一のメモリーブロックよりも大きい場合は、この機能を有効にすると、グルー・ロジック・パフォーマンスの向上につながります。

Which timing/power optimization option do you want to use?
  • Auto
  • High Speed
  • Low Power
使用するタイミングまたは消費電力の最適化オプションを指定します。このオプションは、 Intel Agilex® 7 デバイスで M20K のメモリータイプを選択している場合にのみ適用されます。