Intel Agilex® 7 エンベデッド・メモリー・ユーザーガイド

ID 683241
日付 4/10/2023
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ドキュメント目次

4.1.8. RAM および ROM のインターフェイス信号

表 30.   Intel Agilex® 7 のRAM/ROM IP のインターフェイス信号
信号 入力/出力 要/不要 詳細
data_a 入力 任意 メモリーのポート A へのデータ入力です。

data_a ポートは、RAM のすべての動作モードで必要です。

  • SINGLE_PORT
  • DUAL_PORT
  • BIDIR_DUAL_PORT
  • QUAD_PORT
address_a 入力 メモリーのポート A へのアドレス入力です。

address_a 信号は、すべての動作モードで必要です。

address2_a 入力

(シンプル・クアッドポートの場合)

メモリーのポート A への読み出しアドレス入力です。

address2_a信号は、operation_mode パラメーターが QUAD_PORT に設定されている場合に必要です。

wren_a 入力 任意 address_a ポートの書き込みイネーブル入力です。

wren_a 信号は、RAM のすべての動作モードで必要です。

  • SINGLE_PORT
  • DUAL_PORT
  • BIDIR_DUAL_PORT
  • QUAD_PORT
rden_a 入力 任意 address_a ポートの読み出しイネーブル入力です。rden_a 信号は、選択しているメモリーモードとメモリーブロックに応じてサポートされます。
byteena_a 入力 任意 data_a ポートをマスクするバイト・イネーブル入力です。これにより、データの特定のバイト、ニブル、またはビットのみが書き込まれます。

byteena_a ポートは次の条件ではサポートされません。

  • implement_in_lesパラメーターが ON に設定されている場合
  • operation_mode パラメーターが ROM に設定されている場合
addressstall_a 入力 任意 アドレス・クロック・イネーブル入力です。addressstall_a ポートが High の場合に、address_a ポートの以前のアドレスを保持します。
q_a 出力 メモリーのポート A からのデータ出力です。

q_a ポートは、operation_mode パラメーターが次のいずれかの値に設定されている場合に必要です。

  • SINGLE_PORT
  • BIDIR_DUAL_PORT
  • QUAD_PORT
  • ROM
q_a ポートの幅は、data_aポートの幅と等しくする必要があります。
data_b 入力 任意 メモリーのポート B へのデータ入力です。

data_b ポートは、operation_mode パラメーターが BIDIR_DUAL_PORT および QUAD_PORT に設定されている場合に必要です。

address_b 入力 任意 メモリーのポート B へのアドレス入力です。

address_b ポートは、operation_mode パラメーターが次の値に設定されている場合に必要です。

  • DUAL_PORT
  • BIDIR_DUAL_PORT
  • QUAD_PORT
address2_b 入力

(シンプル・クアッドポートの場合)

メモリーのポート B への読み出しアドレス入力です。

address2_b は、operation_mode パラメーターが QUAD_PORT に設定されている場合に必要です。

wren_b 入力 address_b ポートの書き込みイネーブル入力です。

wren_b ポートは、operation_modeBIDIR_DUAL_PORT および QUAD_PORT に設定されている場合に必要です。

rden_b 入力 任意 address_b ポートの読み出しイネーブル入力です。rden_b ポートは、選択しているメモリーモードとメモリーブロックに応じてサポートされます。
byteena_b 入力 任意 data_b ポートをマスクするバイト・イネーブル入力です。これにより、データの特定のバイト、ニブル、またはビットのみが書き込まれます。

byteena_b ポートは次の条件ではサポートされません。

  • implement_in_les パラメーターが ON に設定されている場合
  • operation_mode パラメーターが SINGLE_PORTDUAL_PORT、または ROM に設定されている場合
q_b 出力 メモリーのポート B からのデータ出力です。q_b ポートは、operation_mode が次の値に設定されている場合に必要です。
  • DUAL_PORT
  • BIDIR_DUAL_PORT
  • QUAD_PORT

q_b ポートの幅は、data_b ポートの幅と等しくする必要があります。

clock0 入力 以下に、clock0 ポートに接続する必要があるメモリークロック、および異なるクロックモードにおけるポートの同期について説明します。
  • シングルクロック: お使いの単一のソースクロックを clock0 ポートに接続します。レジスターされるポートはすべて、同じソースクロックによって同期します。
  • 読み出し/書き込み: お使いの読み出しクロックを clock0 ポートに接続します。書き込み動作に関連してレジスターされるポート (data_a ポート、address_a ポート、wren_a ポート、byteena_a ポートなど) はすべて、書き込みクロックによって同期します。
  • 入力出力: お使いの入力クロックを clock0 ポートに接続します。レジスターされる入力ポートはすべて、入力クロックによって同期します。
  • 独立しているクロック: お使いのポート A のクロックを clock0 ポートに接続します。ポート A のレジスターされる入力ポートおよび出力ポートはすべて、ポート A のクロックによって同期します。
clock1 入力 任意 以下に、clock1 ポートに接続する必要があるメモリークロック、および異なるクロックモードにおけるポートの同期について説明します。
  • シングルクロック: 該当しません。レジスターされるポートはすべて、clock0 ポートによって同期します。
  • 読み出し/書き込み: お使いの読み出しクロックを clock1 ポートに接続します。読み出し動作に関連してレジスターされるポート (address_b ポート、rden_b ポートなど) はすべて、読み出しクロックによって同期します。
  • 入力出力: お使いの出力クロックを clock1 ポートに接続します。レジスターされる出力ポートはすべて、出力クロックによって同期します。
  • 独立しているクロック: お使いのポート B のクロックを clock1 ポートに接続します。ポート B のレジスターされる入力ポートおよび出力ポートはすべて、ポート B のクロックによって同期します。
clocken0 入力 任意 clock0 ポートのクロックイネーブル入力です。
clocken1 入力 任意 clock1 ポートのクロックイネーブル入力です。
eccstatus 出力 任意 ビット幅のエラー訂正ステータスポートです。メモリーから読み出されたデータに、訂正ありのシングルビット・エラーまたは訂正なしの致命的なエラーが発生している、もしくはエラービットが発生していないことを示します。

eccstatus ポートは、次の条件がすべて満たされる場合にサポートされます。

  • operation_mode パラメーターが DUAL_PORT に設定されている
  • ram_block_type パラメーターが M20K に設定されている
  • width_a および width_b パラメーターが同じ値になっている
  • バイト・イネーブルが使用されていない
eccencbypass 入力 任意 アクティブな場合、このポートは、eccencparity ポートを介したユーザーによるパリティー・フリップ・ビットの挿入を可能にします。非アクティブな場合は、パリティー・フリップ・ビットは内部の ecc エンコーダーを使用して生成されます。このポートは、enable_ecc_encoder_bypass が「TRUE」に設定されている場合にのみ使用することができます。
eccencparity 入力 任意 eccencbypass がアクティブな場合、ユーザーは、8 ビットのパリティーフリップを eccencparity ポートを介して挿入することができます。このポートは、enable_ecc_encoder_bypass が「TRUE」に設定されている場合にのみ使用することができます。
data 入力 メモリーへのデータ入力です。data ポートが必要です。幅は、q ポートの幅に等しくする必要があります。
wraddress 入力 メモリーへの書き込みアドレス入力です。
wren 入力 wraddress ポートの書き込みイネーブル入力です。wren ポートが必要です。
rdaddress 入力 必要 メモリーへの読み出しアドレス入力です。
rden 入力 任意 rdaddress ポートの読み出しイネーブル入力です。
byteena 入力 任意 データポートをマスクするバイト・イネーブル入力です。これにより、データの特定のバイト、ニブル、またはビットのみが書き込まれます。 Intel Agilex® 7 デバイスでは、ram_block_type パラメーターを MLAB に設定している場合にサポートされます。
wraddressstall 入力 任意 書き込みアドレス・クロック・イネーブル入力です。wraddressstall ポートが High の間は、wraddress ポートの以前の書き込みアドレスを保持します。
rdaddressstall 入力 任意 読み出しアドレス・クロック・イネーブル入力です。rdaddressstall ポートが High の間は、rdaddress ポートの以前の読み出しアドレスを保持します。
q 出力 メモリーからのデータ出力です。
inclock 入力 以下に、inclockポートに接続する必要があるメモリークロック、および異なるクロックモードにおけるポートの同期について説明します。
  • シングルクロック: お使いの単一のソースクロックを inclock ポートと outclock ポートに接続します。レジスターされるポートはすべて、同じソースクロックによって同期します。
  • 読み出し/書き込み: お使いの書き込みクロックを inclock ポートに接続します。書き込み動作に関連してレジスターされるポート (data ポート、wraddress ポート、wren ポート、byteena ポートなど) はすべて、書き込みクロックによって同期します。
  • 入力/出力: お使いの入力クロックを inclock ポートに接続します。レジスターされる入力ポートはすべて、入力クロックによって同期します。
outclock 入力 以下に、outclock ポートに接続する必要があるメモリークロック、および異なるクロックモードにおけるポートの同期について説明します。
  • シングルクロック: お使いの単一のソースクロックをinclock ポートと outclock ポートに接続します。レジスターされるポートはすべて、同じソースクロックによって同期します。
  • 読み出し/書き込み: お使いの読み出しクロックを outclock ポートに接続します。読み出し動作に関連してレジスターされるポート (rdaddress ポート、rdrenポートなど) はすべて、読み出しクロックによって同期します。
  • 入力/出力: お使いの出力クロックを outclock ポートに接続します。レジスターされる q ポートは、出力クロックによって同期します。
inclocken 入力 任意 inclock ポートのクロックイネーブル入力です。
outclocken 入力 任意 outclock ポートのクロックイネーブル入力です。
aclr 入力 任意 出力ポートを非同期でクリアします。レジスターされるポートに対する非同期クリアの影響は、対応するクリア・パラメーター (outdata_aclr_aoutdata_aclr_bなど) を介して制御することができます。
sclr 入力 任意 出力ポートを同期してクリアします。レジスターされるポートに対する同期クリアの影響は、対応するパラメーター (outdata_sclr_aoutdata_sclr_b など) を介して制御することができます。
注: エンベデッド・メモリーのシミュレーション・モデルを実行する際は、「X」または dont_care をシミュレーション・モデルへの入力として使用しないようにする必要があります。「X」または don't_care を提供すると、シミュレーションで予期しない動作が発生する可能性があります。