インテルのみ表示可能 — GUID: eis1414481001345
Ixiasoft
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4.3.8.1. DCFIFO コンパイル時のリカバリーとリムーバルのタイミング違反警告
aclr から読み出し側のクロックドメインへの転送を表す警告は無視しても問題ありません。デザインがタイミングを満たすことを保証するには、ACLR シンクロナイザーを読み出しドメインと書き込みドメインの両方に対して有効にします。
読み出しドメインと書き込みドメインの両方に対して ACLR シンクロナイザーを有効にするには、FIFO Intel® FPGA IP コアの DCFIFO 2 タブで、Asynchronous clear、Add circuit to synchronize ‘aclr’ input with ‘wrclk’、および Add circuit to synchronize ‘aclr’ input with ‘rdclk’ をオンにします。
Add circuit to synchronize ‘aclr’ input with ‘wrclk’ および Add circuit to synchronize ‘aclr’ input with ‘rdclk’ オプションが有効になっている場合は、リセットパスに次のフォルスパス割り当てを適用することができます。
- set_false_path -to *dcfifo:dcfifo_component| dcfifo_*:auto_generated|dffpipe_*:wraclr|dffe*a[0]
- set_false_path -to *dcfifo:dcfifo_component| dcfifo_*:auto_generated|dffpipe_*:rdaclr|dffe*a[0]
準安定状態の問題は回路によって解決されますが、システムデザインには非同期であっても一定の最大遅延が必要です。