インテルのみ表示可能 — GUID: jdv1571393672311
Ixiasoft
2.1. Intel Agilex® 7 M シリーズ M20K ブロックのファブリック・ネットワークオンチップ (NoC)
2.2. Intel Agilex® 7エンベデッド・メモリー・ブロックにおけるバイト・イネーブル
2.3. アドレス・クロック・イネーブルのサポート
2.4. 非同期クリアと同期クリア
2.5. メモリーブロックの誤り訂正コード (ECC) のサポート
2.6. Intel Agilex® 7エンベデッド・メモリーのクロックモード
2.7. Intel Agilex® 7 エンベデッド・メモリーのコンフィグレーション
2.8. Force-to-Zero
2.9. コヒーレント読み出しメモリー
2.10. フリーズロジック
2.11. トゥルー・デュアルポートのデュアルクロック・エミュレーター
2.12. 読み出しアドレスレジスターと書き込みアドレスレジスターの初期値
2.13. M20K ブロックのタイミングまたは消費電力の最適化機能
2.14. Intel Agilex® 7 でサポートされるエンベデッド・メモリー IP
4.3.1. FIFO Intel® FPGA IP のリリース情報
4.3.2. コンフィグレーション方法
4.3.3. 仕様
4.3.4. FIFO の機能におけるタイミング要件
4.3.5. SCFIFO の ALMOST_EMPTY 機能のタイミング
4.3.6. FIFO の出力ステータスフラグとレイテンシー
4.3.7. FIFO の準安定状態の保護および関連オプション
4.3.8. FIFO の同期クリアと非同期クリアの影響
4.3.9. SCFIFO および DCFIFO の Show-ahead モード
4.3.10. 異なる入力幅と出力幅
4.3.11. DCFIFO のタイミング制約の設定
4.3.12. 手動インスタンス化のコーディング例
4.3.13. デザイン例
4.3.14. クロック・ドメイン・クロッシングでのグレイコード・カウンター転送
4.3.15. エンベデッド・メモリーの ECC 機能に関するガイドライン
4.3.16. FIFO Intel® FPGA IP のパラメーター
4.3.17. リセットスキーム
インテルのみ表示可能 — GUID: jdv1571393672311
Ixiasoft
4.2.1. eSRAM Intel Agilex® FPGA IP のリリース情報
Intel® FPGA IPのバージョンは、 インテル® Quartus® Prime デザインスイートのソフトウェア・バージョンとv19.1 まで一致します。 インテル® Quartus® Prime デザインスイートのソフトウェア・バージョン19.2 以降では、 Intel® FPGA IPには新しいバージョン管理スキームがあります。
Intel® FPGA IPのバージョン (X.Y.Z) 番号は、 インテル® Quartus® Prime開発ソフトウェアのバージョンごとに変わる可能性があります。それぞれの番号における変更は、次の内容を意味します。
- Xは、IPのメジャーリビジョンを示します。 インテル® Quartus® Prime開発ソフトウェアを更新した場合は、IPを再生成してください。
- Yは、IPに新機能が含まれていることを示します。IPを再生成して新機能を追加してください。
- Zは、IPに軽微な変更が含まれていることを示します。IPを再生成して変更を含めてください。
| 項目 | 内容 |
|---|---|
| IP のバージョン | 20.1.0 |
| インテル® Quartus® Prime のバージョン | 22.3 |
| リリース日 | 2022.09.26 |