Intel Agilex® 7 エンベデッド・メモリー・ユーザーガイド

ID 683241
日付 4/10/2023
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ドキュメント目次

3.10. M20K エンベデッド・メモリー・ブロックの入力クロック品質要件

選択したメモリーブロックへの安定した入力クロックは、 Intel Agilex® 7 エンベデッド・メモリーの正常なデザインの実現に重要です。
  • インテル では、PLL で生成されるクロックの使用を推奨しています。これにより、エンベデッド・メモリー・ブロックへのクリーンでグリッチのないクロックソースを保証します。
  • PLL で生成されるクロックは、他の組み合わせユーザーロジックへのルーティングを避けることが推奨されます。このルーティングは、グリッジを引き起こす可能性があります。
  • クロックのスイッチオーバー・イベントには、同期クロックのスイッチオーバーであることを確認し、クロックパスでグリッチが発生しないようにします。
  • 外部 I/O ピンまたは外部クロックソースを使用する必要がある場合は、グリッチがないことを確認し、パフォーマンスの問題を避ける必要があります。必要に応じて、エンベデッド・メモリーまたは Clock Control IP で利用可能なクロック・ゲーティングの機能を使用します。

最適なクロック・パフォーマンスの詳細については、インテル Quartus Prime プロ・エディションのユーザーガイド: デザインの推奨事項で、クロッキング方式の最適化を参照してください。また、クロックと PLL のデザイン・ガイドラインについては、 Intel Agilex® 7 のクロッキングおよび PLL ユーザーガイドを参照してください。