Intel Agilex® 7 エンベデッド・メモリー・ユーザーガイド

ID 683241
日付 4/10/2023
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ドキュメント目次

7. Intel Agilex® 7 エンベデッド・メモリー・ユーザーガイドの改訂履歴

ドキュメント・バージョン インテル® Quartus® Prime のバージョン 変更内容
2023.04.10 23.1
  • Intel Agilex® 7 M シリーズのサポートに関する情報を追加しました。
    • Intel Agilex® 7™ エンベデッド・メモリーの機能の表を新しく追加しました。
    • Intel Agilex® 7 M シリーズ M20K ブロックのファブリック・ネットワークオンチップ (NoC) の項を新しく追加しました。
  • 製品ファミリーの名前を「 Intel Agilex® 7」に更新しました。
  • ドキュメントのタイトルを Intel® Agilex™ エンベデッド・メモリー・ユーザーガイドから Intel Agilex® 7 エンベデッド・メモリー・ユーザーガイドに変更しました。
2022.12.02 22.3 Intel Agilex エンベデッド・メモリーの機能から、 インテル® Stratix® 10 のシンプル・クアッドポート・モードの注記を削除しました。
2022.11.08 22.3 電源投入時の状態とメモリーの初期化についての考慮事項の項のエンベデッド・メモリー・ブロックにおける電源投入時の初期値の表で、MLAB メモリータイプの電源投入時の値を更新しました。
2022.09.26 22.3
  • メモリー深度の設定に関する考慮事項の項を追加しました。
  • 同一ポートの Read-During-Write モードおよび混合ポートの Read-During-Write モードの説明を更新しました。
2022.04.25 21.1 トゥルー・デュアルポートのデュアルクロック・エミュレーターの項で説明を更新しました。
2021.09.20 21.1
  • 次の項を更新しました。
    • 読み出し/書き込みクロック
    • 入力/出力クロック
  • 各表 (RAM: 1-PORT Intel® FPGA IP のパラメーター設定および RAM: 2-PORT Intel® FPGA IP のパラメーター設定) で、Dual clock: use separate ‘input’ and ‘output’ clocks の説明を更新しました。
  • リセットスキームの説明を更新し、より明確になるようにしました。
2021.06.11 21.1
  • Intel® Agilex™ エンベデッド・メモリー・ブロックにおけるバイト・イネーブルを更新し、エンベデッド・メモリー IP のパラメーター・エディターで選択しているメモリーブロックに応じて、バイト・イネーブル信号のバイト幅が変わる場合があることを示しました。
2021.03.29 21.1
  • Intel® Agilex™ エンベデッド・メモリー IP のリファレンスを更新し、HDL コードからメモリー機能を推論する方法についての内容を追加しました。
  • 次の表を更新しました。
    • 混合ポート Read-During-Write の出力動作
    • RAM: 2-PORT Intel® FPGA IP のパラメーター設定
    • RAM: 2-PORT Intel® FPGA IP のパラメーター設定
    • RAM: 4-PORT Intel® FPGA IP のパラメーター設定
    • ROM: 1-PORT Intel® FPGA IP のパラメーター設定
    • ROM: 2-PORT Intel® FPGA IP のパラメーター設定
    • eSRAM Intel® Agilex™ FPGA IP のパラメーター・エディター: General タブ
    • FIFO Intel® FPGA IP のパラメーター設定
2021.01.08 20.4 ×40 データ幅におけるバイト・イネーブル制御 (MLAB) の表に記載されているデータビットを更新しました。
2020.12.14 20.4
  • Shift Register (RAM-based) Intel® FPGA IP のセクションを追加しました。
  • Intel® Agilex™ エンベデッド・メモリーのデザインに関する考慮事項のセクションに、クロック信号と他のコントロール信号の同時変更に関する制限の項を追加しました。
  • Intel® Agilex™ メモリー IP の表に、eSRAM Intel® Agilex™ FPGA IP の情報を追加しました。
  • 混合ポート Read-During-Write: New_a_old_b モードの図を更新しました。
  • オンチップメモリー RAM/ROM Intel® FPGA IP コアのセクションを更新しました。
  • RAM: 1-PORT Intel® FPGA IP のパラメーターの表で、次のパラメーターの説明を更新しました。
    • Create an ‘aclr’ asynchronous clear for the registered ports
    • Create an ‘sclr’ synchronous clear for the registered ports
  • Intel® Agilex™ の RAM/ROM Intel® FPGA IPのインターフェイス信号の表で、clock0 の説明を更新しました。
  • eSRAM Intel® Agilex™ FPGA IP の章を更新しました。
    • eSRAM チャネルの図を更新しました。
    • eSRAM Intel® Agilex™ FPGA IP のリリース情報の表を更新しました。
    • eSRAM Intel® Agilex™ FPGA IP の入力信号と出力信号の表で、p<port_number>_data 信号と p<port_number>_q 信号の幅を更新しました。
  • FIFO Intel® FPGA IP の章を更新しました。
    • DCFIFO の非同期クリアの表で、aclr (読み出しクロックと同期) モードの脚注を更新しました。
    • FIFO セクション内のクロック・ドメイン・クロッシングでのグレイコード・カウンター転送の項で説明を更新しました。
2019.12.09 19.3
  • eSRAM システムの機能のセクションを更新しました。
  • eSRAM Intel® Agilex™ FPGA IP コアのパラメーター・エディター: Port タブの表を更新しました。
    • How wide should the data bus be? の説明を更新しました。
    • Enable Dynamic ECC Encoder and Decoder Bypass を削除しました。
  • eSRAM Intel® Agilex™ FPGA IP のインターフェイス信号 のセクションを更新しました。
    • p<port_number>_data 信号と p<port_number>_q 信号の説明を更新しました。
    • p<port_number>_eccdecbypass および p<port_number>_eccencbypass を削除しました。
2019.11.19 19.3
  • 混合ポート Read-During-Write の出力動作の表を更新しました。
    • constrained_dont_care および dont_care パラメーターの Read-During-Write 時の出力データ値を、「New data」から「Don't care」に更新しました。
    • 脚注を追加し、出力データは「Don't care」であることを示しました。IP は Read-During-Write 時に出力データの準安定状態を保証しません。
  • FIFO Intel® FPGA IP のセクションを更新しました。
2019.10.25 19.3
  • Intel® Agilex™ エンベデッド・メモリー IP コアのリファレンスの章を追加しました。
  • 次の IP のリリース情報を追加しました。
    • RAM: 1-PORT Intel® FPGA IP バージョン 19.2.0
    • RAM: 2-PORT Intel® FPGA IP バージョン 19.2.0
    • RAM: 4-PORT Intel® FPGA IP バージョン 19.2.0
    • ROM: 1-PORT Intel® FPGA IP バージョン 19.2.0
    • ROM: 2-PORT Intel® FPGA IP バージョン 19.2.0
    • eSRAM Intel® Agilex™ FPGA IP バージョン 19.1.2
    • FIFO Intel® FPGA IP バージョン 19.1
  • 新しい項を追加しました。
    • Intel® Agilex™ でサポートされるエンベデッド・メモリー IP
    • M20K ブロックのタイミングまたは消費電力の最適化機能
    • 非決定的な入力の使用に関する制限
  • 次の項を更新しました。
    • Intel Agilex エンベデッド・メモリーの機能
    • Force-to-Zero
    • フリーズロジック
    • トゥルー・デュアルポートのデュアルクロック・エミュレーター
    • 混合ポートの Read-During-Write モード
  • Intel Agilex エンベデッド・メモリーの機能の表で、eSRAM メモリーブロックの機能を更新しました。
  • サポートされるエンベデット・メモリー・ブロックのコンフィグレーションの表で、eSRAM メモリーブロックの深さを更新しました。
  • 混合ポートの Read-During-Write モードにおける RAM の出力モード の表で、Don't Care 出力モードの説明を更新しました。
  • エンベデッド・メモリー・ブロックにおける電源投入時の初期値の表で、eSRAM の出力レジスターと電源投入時の値を追加しました。
ドキュメント・バージョン 変更内容
2019.04.02 初版