Intel Agilex® 7 エンベデッド・メモリー・ユーザーガイド

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ID 683241
日付 4/10/2023
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ドキュメント目次
ドキュメント目次 x
1. Intel Agilex® 7 エンベデッド・メモリーの概要 2. Intel Agilex® 7エンベデッド・メモリーのアーキテクチャーと機能 3. Intel Agilex® 7 エンベデッド・メモリーのデザインに関する考慮事項 4. Intel Agilex® 7 エンベデッド・メモリー IP のリファレンス 5. Intel Agilex® 7 エンベデッド・メモリーのデバッグ 6. Intel Agilex® 7 エンベデッド・メモリー・ユーザーガイドのアーカイブ 7. Intel Agilex® 7 エンベデッド・メモリー・ユーザーガイドの改訂履歴
1. Intel Agilex® 7 エンベデッド・メモリーの概要 x
1.1. Intel Agilex® 7 エンベデッド・メモリーの機能
2. Intel Agilex® 7エンベデッド・メモリーのアーキテクチャーと機能 x
2.1. Intel Agilex® 7 M シリーズ M20K ブロックのファブリック・ネットワークオンチップ (NoC) 2.2. Intel Agilex® 7エンベデッド・メモリー・ブロックにおけるバイト・イネーブル 2.3. アドレス・クロック・イネーブルのサポート 2.4. 非同期クリアと同期クリア 2.5. メモリーブロックの誤り訂正コード (ECC) のサポート 2.6. Intel Agilex® 7エンベデッド・メモリーのクロックモード 2.7. Intel Agilex® 7 エンベデッド・メモリーのコンフィグレーション 2.8. Force-to-Zero 2.9. コヒーレント読み出しメモリー 2.10. フリーズロジック 2.11. トゥルー・デュアルポートのデュアルクロック・エミュレーター 2.12. 読み出しアドレスレジスターと書き込みアドレスレジスターの初期値 2.13. M20K ブロックのタイミングまたは消費電力の最適化機能 2.14. Intel Agilex® 7 でサポートされるエンベデッド・メモリー IP
2.2. Intel Agilex® 7エンベデッド・メモリー・ブロックにおけるバイト・イネーブル x
2.2.1. バイト・イネーブル制御 2.2.2. データバイト出力 2.2.3. バイト・イネーブルの動作
2.5. メモリーブロックの誤り訂正コード (ECC) のサポート x
2.5.1. パリティービット 2.5.2. ECCのパリティーフリップ 2.5.3. ECC Read-During-Writeの動作 2.5.4. 誤り訂正コードの真理値
2.6. Intel Agilex® 7エンベデッド・メモリーのクロックモード x
2.6.1. シングル・クロック・モード 2.6.2. 読み出し/書き込みクロックモード 2.6.3. 入力/出力クロックモード 2.6.4. クロックモードにおける非同期/同期クリア 2.6.5. 同時読み出し/書き込みにおける出力読み出しデータ 2.6.6. クロックモードにおける独立したクロックイネーブル
2.7. Intel Agilex® 7 エンベデッド・メモリーのコンフィグレーション x
2.7.1. 混合幅のポート・コンフィグレーション
2.9. コヒーレント読み出しメモリー x
2.9.1. 転送ロジック
3. Intel Agilex® 7 エンベデッド・メモリーのデザインに関する考慮事項 x
3.1. メモリーブロックの選択についての考慮事項 3.2. 同時読み出し動作についての考慮事項 3.3. Read-During-Write 動作のカスタマイズ 3.4. 電源投入時の状態とメモリーの初期化についての考慮事項 3.5. 消費電力の削減 3.6. 非決定的な入力の使用に関する制限 3.7. クロック信号と他のコントロール信号の同時変更に関する制限 3.8. インテル® Quartus® Prime 開発ソフトウェアにおけるメモリーの高度な設定 3.9. メモリー深度の設定に関する考慮事項 3.10. M20K エンベデッド・メモリー・ブロックの入力クロック品質要件
3.3. Read-During-Write 動作のカスタマイズ x
3.3.1. 同一ポートの Read-During-Write モード 3.3.2. 混合ポートの Read-During-Write モード
4. Intel Agilex® 7 エンベデッド・メモリー IP のリファレンス x
4.1. オンチップメモリーRAM/ROMインテルFPGA IPコア 4.2. eSRAM Intel Agilex® FPGA IP 4.3. FIFO Intel FPGA IP 4.4. Shift Register (RAM-based) Intel® FPGA IP
4.1. オンチップメモリーRAM/ROMインテルFPGA IPコア x
4.1.1. RAM/ROM インテル FPGA IP のリリース情報 4.1.2. RAM: 1-PORT Intel® FPGA IP のパラメーター 4.1.3. RAM: 2-PORT Intel® FPGA IP のパラメーター 4.1.4. RAM: 4-PORT Intel® FPGA IP のパラメーター 4.1.5. ROM: 1-PORT Intel® FPGA IP のパラメーター 4.1.6. ROM: 2-PORT Intel® FPGA IP のパラメーター 4.1.7. パラメーター設定の手動変更 4.1.8. RAM および ROM のインターフェイス信号
4.1.7. パラメーター設定の手動変更 x
4.1.7.1. RAMおよびROMのパラメーター設定
4.2. eSRAM Intel Agilex® FPGA IP x
4.2.1. eSRAM Intel Agilex® FPGA IP のリリース情報 4.2.2. eSRAM システムの機能 4.2.3. eSRAM Intel Agilex® FPGA IP のパラメーター 4.2.4. eSRAM Intel Agilex® FPGA IP のインターフェイス信号 4.2.5. eSRAM のタイミング図
4.2.2. eSRAM システムの機能 x
4.2.2.1. eSRAM の仕様
4.3. FIFO Intel FPGA IP x
4.3.1. FIFO Intel® FPGA IP のリリース情報 4.3.2. コンフィグレーション方法 4.3.3. 仕様 4.3.4. FIFO の機能におけるタイミング要件 4.3.5. SCFIFO の ALMOST_EMPTY 機能のタイミング 4.3.6. FIFO の出力ステータスフラグとレイテンシー 4.3.7. FIFO の準安定状態の保護および関連オプション 4.3.8. FIFO の同期クリアと非同期クリアの影響 4.3.9. SCFIFO および DCFIFO の Show-ahead モード 4.3.10. 異なる入力幅と出力幅 4.3.11. DCFIFO のタイミング制約の設定 4.3.12. 手動インスタンス化のコーディング例 4.3.13. デザイン例 4.3.14. クロック・ドメイン・クロッシングでのグレイコード・カウンター転送 4.3.15. エンベデッド・メモリーの ECC 機能に関するガイドライン 4.3.16. FIFO Intel® FPGA IP のパラメーター 4.3.17. リセットスキーム
4.3.3. 仕様 x
4.3.3.1. Verilog HDLプロトタイプ 4.3.3.2. VHDL のコンポーネント宣言 4.3.3.3. VHDLのLIBRARY-USE宣言 4.3.3.4. FIFO の信号 4.3.3.5. FIFO のパラメーター設定
4.3.8. FIFO の同期クリアと非同期クリアの影響 x
4.3.8.1. DCFIFO コンパイル時のリカバリーとリムーバルのタイミング違反警告
4.3.11. DCFIFO のタイミング制約の設定 x
4.3.11.1. 組み込みタイミング制約 4.3.11.2. ユーザーでコンフィグレーション可能なタイミング制約
4.3.11.2. ユーザーでコンフィグレーション可能なタイミング制約 x
4.3.11.2.1. SDC コマンド
4.4. Shift Register (RAM-based) Intel® FPGA IP x
4.4.1. Shift Register (RAM-based) Intel® FPGA IP のリリース情報 4.4.2. Shift Register (RAM-based) Intel® FPGA IPの機能 4.4.3. Shift Register (RAM-based) Intel® FPGA IP の基本的な説明 4.4.4. Shift Register (RAM-based) Intel® FPGA IP のパラメーターの設定 4.4.5. シフトレジスターのポートとパラメーターの設定
1. Intel Agilex® 7 エンベデッド・メモリーの概要
2. Intel Agilex® 7エンベデッド・メモリーのアーキテクチャーと機能
3. Intel Agilex® 7 エンベデッド・メモリーのデザインに関する考慮事項
4. Intel Agilex® 7 エンベデッド・メモリー IP のリファレンス
5. Intel Agilex® 7 エンベデッド・メモリーのデバッグ
6. Intel Agilex® 7 エンベデッド・メモリー・ユーザーガイドのアーカイブ
7. Intel Agilex® 7 エンベデッド・メモリー・ユーザーガイドの改訂履歴

7. Intel Agilex® 7 エンベデッド・メモリー・ユーザーガイドの改訂履歴

ドキュメント・バージョン インテル® Quartus® Prime のバージョン 変更内容
2023.04.10 23.1
  • Intel Agilex® 7 M シリーズのサポートに関する情報を追加しました。
    • Intel Agilex® 7™ エンベデッド・メモリーの機能の表を新しく追加しました。
    • Intel Agilex® 7 M シリーズ M20K ブロックのファブリック・ネットワークオンチップ (NoC) の項を新しく追加しました。
  • 製品ファミリーの名前を「 Intel Agilex® 7」に更新しました。
  • ドキュメントのタイトルを Intel® Agilex™ エンベデッド・メモリー・ユーザーガイドから Intel Agilex® 7 エンベデッド・メモリー・ユーザーガイドに変更しました。
2022.12.02 22.3 Intel Agilex エンベデッド・メモリーの機能から、 インテル® Stratix® 10 のシンプル・クアッドポート・モードの注記を削除しました。
2022.11.08 22.3 電源投入時の状態とメモリーの初期化についての考慮事項の項のエンベデッド・メモリー・ブロックにおける電源投入時の初期値の表で、MLAB メモリータイプの電源投入時の値を更新しました。
2022.09.26 22.3
  • メモリー深度の設定に関する考慮事項の項を追加しました。
  • 同一ポートの Read-During-Write モードおよび混合ポートの Read-During-Write モードの説明を更新しました。
2022.04.25 21.1 トゥルー・デュアルポートのデュアルクロック・エミュレーターの項で説明を更新しました。
2021.09.20 21.1
  • 次の項を更新しました。
    • 読み出し/書き込みクロック
    • 入力/出力クロック
  • 各表 (RAM: 1-PORT Intel® FPGA IP のパラメーター設定および RAM: 2-PORT Intel® FPGA IP のパラメーター設定) で、Dual clock: use separate ‘input’ and ‘output’ clocks の説明を更新しました。
  • リセットスキームの説明を更新し、より明確になるようにしました。
2021.06.11 21.1
  • Intel® Agilex™ エンベデッド・メモリー・ブロックにおけるバイト・イネーブルを更新し、エンベデッド・メモリー IP のパラメーター・エディターで選択しているメモリーブロックに応じて、バイト・イネーブル信号のバイト幅が変わる場合があることを示しました。
2021.03.29 21.1
  • Intel® Agilex™ エンベデッド・メモリー IP のリファレンスを更新し、HDL コードからメモリー機能を推論する方法についての内容を追加しました。
  • 次の表を更新しました。
    • 混合ポート Read-During-Write の出力動作
    • RAM: 2-PORT Intel® FPGA IP のパラメーター設定
    • RAM: 2-PORT Intel® FPGA IP のパラメーター設定
    • RAM: 4-PORT Intel® FPGA IP のパラメーター設定
    • ROM: 1-PORT Intel® FPGA IP のパラメーター設定
    • ROM: 2-PORT Intel® FPGA IP のパラメーター設定
    • eSRAM Intel® Agilex™ FPGA IP のパラメーター・エディター: General タブ
    • FIFO Intel® FPGA IP のパラメーター設定
2021.01.08 20.4 ×40 データ幅におけるバイト・イネーブル制御 (MLAB) の表に記載されているデータビットを更新しました。
2020.12.14 20.4
  • Shift Register (RAM-based) Intel® FPGA IP のセクションを追加しました。
  • Intel® Agilex™ エンベデッド・メモリーのデザインに関する考慮事項のセクションに、クロック信号と他のコントロール信号の同時変更に関する制限の項を追加しました。
  • Intel® Agilex™ メモリー IP の表に、eSRAM Intel® Agilex™ FPGA IP の情報を追加しました。
  • 混合ポート Read-During-Write: New_a_old_b モードの図を更新しました。
  • オンチップメモリー RAM/ROM Intel® FPGA IP コアのセクションを更新しました。
  • RAM: 1-PORT Intel® FPGA IP のパラメーターの表で、次のパラメーターの説明を更新しました。
    • Create an ‘aclr’ asynchronous clear for the registered ports
    • Create an ‘sclr’ synchronous clear for the registered ports
  • Intel® Agilex™ の RAM/ROM Intel® FPGA IPのインターフェイス信号の表で、clock0 の説明を更新しました。
  • eSRAM Intel® Agilex™ FPGA IP の章を更新しました。
    • eSRAM チャネルの図を更新しました。
    • eSRAM Intel® Agilex™ FPGA IP のリリース情報の表を更新しました。
    • eSRAM Intel® Agilex™ FPGA IP の入力信号と出力信号の表で、p<port_number>_data 信号と p<port_number>_q 信号の幅を更新しました。
  • FIFO Intel® FPGA IP の章を更新しました。
    • DCFIFO の非同期クリアの表で、aclr (読み出しクロックと同期) モードの脚注を更新しました。
    • FIFO セクション内のクロック・ドメイン・クロッシングでのグレイコード・カウンター転送の項で説明を更新しました。
2019.12.09 19.3
  • eSRAM システムの機能のセクションを更新しました。
  • eSRAM Intel® Agilex™ FPGA IP コアのパラメーター・エディター: Port タブの表を更新しました。
    • How wide should the data bus be? の説明を更新しました。
    • Enable Dynamic ECC Encoder and Decoder Bypass を削除しました。
  • eSRAM Intel® Agilex™ FPGA IP のインターフェイス信号 のセクションを更新しました。
    • p<port_number>_data 信号と p<port_number>_q 信号の説明を更新しました。
    • p<port_number>_eccdecbypass および p<port_number>_eccencbypass を削除しました。
2019.11.19 19.3
  • 混合ポート Read-During-Write の出力動作の表を更新しました。
    • constrained_dont_care および dont_care パラメーターの Read-During-Write 時の出力データ値を、「New data」から「Don't care」に更新しました。
    • 脚注を追加し、出力データは「Don't care」であることを示しました。IP は Read-During-Write 時に出力データの準安定状態を保証しません。
  • FIFO Intel® FPGA IP のセクションを更新しました。
2019.10.25 19.3
  • Intel® Agilex™ エンベデッド・メモリー IP コアのリファレンスの章を追加しました。
  • 次の IP のリリース情報を追加しました。
    • RAM: 1-PORT Intel® FPGA IP バージョン 19.2.0
    • RAM: 2-PORT Intel® FPGA IP バージョン 19.2.0
    • RAM: 4-PORT Intel® FPGA IP バージョン 19.2.0
    • ROM: 1-PORT Intel® FPGA IP バージョン 19.2.0
    • ROM: 2-PORT Intel® FPGA IP バージョン 19.2.0
    • eSRAM Intel® Agilex™ FPGA IP バージョン 19.1.2
    • FIFO Intel® FPGA IP バージョン 19.1
  • 新しい項を追加しました。
    • Intel® Agilex™ でサポートされるエンベデッド・メモリー IP
    • M20K ブロックのタイミングまたは消費電力の最適化機能
    • 非決定的な入力の使用に関する制限
  • 次の項を更新しました。
    • Intel Agilex エンベデッド・メモリーの機能
    • Force-to-Zero
    • フリーズロジック
    • トゥルー・デュアルポートのデュアルクロック・エミュレーター
    • 混合ポートの Read-During-Write モード
  • Intel Agilex エンベデッド・メモリーの機能の表で、eSRAM メモリーブロックの機能を更新しました。
  • サポートされるエンベデット・メモリー・ブロックのコンフィグレーションの表で、eSRAM メモリーブロックの深さを更新しました。
  • 混合ポートの Read-During-Write モードにおける RAM の出力モード の表で、Don't Care 出力モードの説明を更新しました。
  • エンベデッド・メモリー・ブロックにおける電源投入時の初期値の表で、eSRAM の出力レジスターと電源投入時の値を追加しました。
ドキュメント・バージョン 変更内容
2019.04.02 初版
レベル 2 の表題