Intel Agilex® 7 エンベデッド・メモリー・ユーザーガイド

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ID 683241
日付 4/10/2023
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ドキュメント目次
ドキュメント目次 x
1. Intel Agilex® 7 エンベデッド・メモリーの概要 2. Intel Agilex® 7エンベデッド・メモリーのアーキテクチャーと機能 3. Intel Agilex® 7 エンベデッド・メモリーのデザインに関する考慮事項 4. Intel Agilex® 7 エンベデッド・メモリー IP のリファレンス 5. Intel Agilex® 7 エンベデッド・メモリーのデバッグ 6. Intel Agilex® 7 エンベデッド・メモリー・ユーザーガイドのアーカイブ 7. Intel Agilex® 7 エンベデッド・メモリー・ユーザーガイドの改訂履歴
1. Intel Agilex® 7 エンベデッド・メモリーの概要 x
1.1. Intel Agilex® 7 エンベデッド・メモリーの機能
2. Intel Agilex® 7エンベデッド・メモリーのアーキテクチャーと機能 x
2.1. Intel Agilex® 7 M シリーズ M20K ブロックのファブリック・ネットワークオンチップ (NoC) 2.2. Intel Agilex® 7エンベデッド・メモリー・ブロックにおけるバイト・イネーブル 2.3. アドレス・クロック・イネーブルのサポート 2.4. 非同期クリアと同期クリア 2.5. メモリーブロックの誤り訂正コード (ECC) のサポート 2.6. Intel Agilex® 7エンベデッド・メモリーのクロックモード 2.7. Intel Agilex® 7 エンベデッド・メモリーのコンフィグレーション 2.8. Force-to-Zero 2.9. コヒーレント読み出しメモリー 2.10. フリーズロジック 2.11. トゥルー・デュアルポートのデュアルクロック・エミュレーター 2.12. 読み出しアドレスレジスターと書き込みアドレスレジスターの初期値 2.13. M20K ブロックのタイミングまたは消費電力の最適化機能 2.14. Intel Agilex® 7 でサポートされるエンベデッド・メモリー IP
2.2. Intel Agilex® 7エンベデッド・メモリー・ブロックにおけるバイト・イネーブル x
2.2.1. バイト・イネーブル制御 2.2.2. データバイト出力 2.2.3. バイト・イネーブルの動作
2.5. メモリーブロックの誤り訂正コード (ECC) のサポート x
2.5.1. パリティービット 2.5.2. ECCのパリティーフリップ 2.5.3. ECC Read-During-Writeの動作 2.5.4. 誤り訂正コードの真理値
2.6. Intel Agilex® 7エンベデッド・メモリーのクロックモード x
2.6.1. シングル・クロック・モード 2.6.2. 読み出し/書き込みクロックモード 2.6.3. 入力/出力クロックモード 2.6.4. クロックモードにおける非同期/同期クリア 2.6.5. 同時読み出し/書き込みにおける出力読み出しデータ 2.6.6. クロックモードにおける独立したクロックイネーブル
2.7. Intel Agilex® 7 エンベデッド・メモリーのコンフィグレーション x
2.7.1. 混合幅のポート・コンフィグレーション
2.9. コヒーレント読み出しメモリー x
2.9.1. 転送ロジック
3. Intel Agilex® 7 エンベデッド・メモリーのデザインに関する考慮事項 x
3.1. メモリーブロックの選択についての考慮事項 3.2. 同時読み出し動作についての考慮事項 3.3. Read-During-Write 動作のカスタマイズ 3.4. 電源投入時の状態とメモリーの初期化についての考慮事項 3.5. 消費電力の削減 3.6. 非決定的な入力の使用に関する制限 3.7. クロック信号と他のコントロール信号の同時変更に関する制限 3.8. インテル® Quartus® Prime 開発ソフトウェアにおけるメモリーの高度な設定 3.9. メモリー深度の設定に関する考慮事項 3.10. M20K エンベデッド・メモリー・ブロックの入力クロック品質要件
3.3. Read-During-Write 動作のカスタマイズ x
3.3.1. 同一ポートの Read-During-Write モード 3.3.2. 混合ポートの Read-During-Write モード
4. Intel Agilex® 7 エンベデッド・メモリー IP のリファレンス x
4.1. オンチップメモリーRAM/ROMインテルFPGA IPコア 4.2. eSRAM Intel Agilex® FPGA IP 4.3. FIFO Intel FPGA IP 4.4. Shift Register (RAM-based) Intel® FPGA IP
4.1. オンチップメモリーRAM/ROMインテルFPGA IPコア x
4.1.1. RAM/ROM インテル FPGA IP のリリース情報 4.1.2. RAM: 1-PORT Intel® FPGA IP のパラメーター 4.1.3. RAM: 2-PORT Intel® FPGA IP のパラメーター 4.1.4. RAM: 4-PORT Intel® FPGA IP のパラメーター 4.1.5. ROM: 1-PORT Intel® FPGA IP のパラメーター 4.1.6. ROM: 2-PORT Intel® FPGA IP のパラメーター 4.1.7. パラメーター設定の手動変更 4.1.8. RAM および ROM のインターフェイス信号
4.1.7. パラメーター設定の手動変更 x
4.1.7.1. RAMおよびROMのパラメーター設定
4.2. eSRAM Intel Agilex® FPGA IP x
4.2.1. eSRAM Intel Agilex® FPGA IP のリリース情報 4.2.2. eSRAM システムの機能 4.2.3. eSRAM Intel Agilex® FPGA IP のパラメーター 4.2.4. eSRAM Intel Agilex® FPGA IP のインターフェイス信号 4.2.5. eSRAM のタイミング図
4.2.2. eSRAM システムの機能 x
4.2.2.1. eSRAM の仕様
4.3. FIFO Intel FPGA IP x
4.3.1. FIFO Intel® FPGA IP のリリース情報 4.3.2. コンフィグレーション方法 4.3.3. 仕様 4.3.4. FIFO の機能におけるタイミング要件 4.3.5. SCFIFO の ALMOST_EMPTY 機能のタイミング 4.3.6. FIFO の出力ステータスフラグとレイテンシー 4.3.7. FIFO の準安定状態の保護および関連オプション 4.3.8. FIFO の同期クリアと非同期クリアの影響 4.3.9. SCFIFO および DCFIFO の Show-ahead モード 4.3.10. 異なる入力幅と出力幅 4.3.11. DCFIFO のタイミング制約の設定 4.3.12. 手動インスタンス化のコーディング例 4.3.13. デザイン例 4.3.14. クロック・ドメイン・クロッシングでのグレイコード・カウンター転送 4.3.15. エンベデッド・メモリーの ECC 機能に関するガイドライン 4.3.16. FIFO Intel® FPGA IP のパラメーター 4.3.17. リセットスキーム
4.3.3. 仕様 x
4.3.3.1. Verilog HDLプロトタイプ 4.3.3.2. VHDL のコンポーネント宣言 4.3.3.3. VHDLのLIBRARY-USE宣言 4.3.3.4. FIFO の信号 4.3.3.5. FIFO のパラメーター設定
4.3.8. FIFO の同期クリアと非同期クリアの影響 x
4.3.8.1. DCFIFO コンパイル時のリカバリーとリムーバルのタイミング違反警告
4.3.11. DCFIFO のタイミング制約の設定 x
4.3.11.1. 組み込みタイミング制約 4.3.11.2. ユーザーでコンフィグレーション可能なタイミング制約
4.3.11.2. ユーザーでコンフィグレーション可能なタイミング制約 x
4.3.11.2.1. SDC コマンド
4.4. Shift Register (RAM-based) Intel® FPGA IP x
4.4.1. Shift Register (RAM-based) Intel® FPGA IP のリリース情報 4.4.2. Shift Register (RAM-based) Intel® FPGA IPの機能 4.4.3. Shift Register (RAM-based) Intel® FPGA IP の基本的な説明 4.4.4. Shift Register (RAM-based) Intel® FPGA IP のパラメーターの設定 4.4.5. シフトレジスターのポートとパラメーターの設定
1. Intel Agilex® 7 エンベデッド・メモリーの概要
2. Intel Agilex® 7エンベデッド・メモリーのアーキテクチャーと機能
3. Intel Agilex® 7 エンベデッド・メモリーのデザインに関する考慮事項
4. Intel Agilex® 7 エンベデッド・メモリー IP のリファレンス
5. Intel Agilex® 7 エンベデッド・メモリーのデバッグ
6. Intel Agilex® 7 エンベデッド・メモリー・ユーザーガイドのアーカイブ
7. Intel Agilex® 7 エンベデッド・メモリー・ユーザーガイドの改訂履歴

4.3.3.4. FIFO の信号

このセクションでは、FIFO Intel® FPGA IP コアの SCFIFO ブロックと DCFIFO ブロックの図を示し、入力ポートと出力ポートを視覚化しています。このセクションではまた、それぞれのポートについて詳しく説明することにより、各ポートの使用法、機能、または制約に関する理解を促しています。場合によっては、このユーザーガイドの特定のセクションを参照し、より詳細な内容に言及しています。
図 33. SCFIFO および DCFIFO の入力信号と出力信号

SCFIFO ブロックでは、読み出し信号と書き込み信号は同じクロックに同期しています。DCFIFO ブロックでは、読み出し信号と書き込み信号はそれぞれ、rdclk クロックと wrclk クロックに同期しています。プリフィクスの wr および rd はそれぞれ、wrclk クロックと rdclk クロックで同期している信号を表します。

表 39.  入力ポートと出力ポートの説明次の表は、FIFO Intel® FPGA IP コアの信号を示しています。「シリーズ」という用語は、特定のデバイスのすべてのデバイスファミリーを指しています。
ポート タイプ 必須 詳細
clock 11 入力 はい ポジティブエッジトリガー・クロックです。
wrclk 12 入力 はい ポジティブエッジトリガー・クロックです。

次のポートの同期に使用します。

  • data
  • wrreq
  • wrfull
  • wrempty
  • wrusedw
rdclk 12 入力 はい ポジティブエッジトリガー・クロックです。

次のポートの同期に使用します。

  • q
  • rdreq
  • rdfull
  • rdempty
  • rdusedw
data 13 入力 はい wrreq 信号がアサートされた際に FIFO Intel® FPGA IP コアに書き込まれるデータを保持します。FIFO Intel® FPGA IP コアを手動でインスタンス化する場合は、ポート幅が lpm_width パラメーターに等しいことを確認します。
wrreq 13 入力 はい この信号をアサートし、書き込み動作を要求します。

次の条件が満たされていることを確認してください。

  • full (SCFIFO) または wrfull (DCFIFO) ポートが High の場合は、wrreq 信号をアサートしないでください。オーバーフロー保護回路を有効にする、もしくは overflow_checking パラメーターを ON に設定し、フルになった際に FIFO Intel® FPGA IP コアで自動的に wrreq 信号を無効にできるようにします。
  • wrreq 信号は、full または wrfull 信号に基づく機能上のタイミング要件を満たしている必要があります。
  • aclr 信号がデアサートしている際に、wrreq 信号をアサートしないでください。この要件に違反すると、wrreq ポートが High に設定されている場合に、aclr 信号の立ち下がりエッジと書き込みクロックの立ち上がりエッジ間で競合状態が発生します。 Intel Agilex® 7 シリーズ をターゲットとする DCFIFO の機能にはどちらも、aclr 信号と wrclk クロックを同期する回路を自動的に追加する、もしくは write_aclr_synch パラメーターを ON に設定するオプションがあります。このオプションを使用し、制約に従っていることを保証します。
rdreq 13 入力 はい この信号をアサートし、読み出し動作を要求します。rdreq 信号は、Normal モードと Show-ahead モードで動作が異なります。

次の条件が満たされていることを確認してください。

  • empty (SCFIFO) または rdempty (DCFIFO) ポートが High の場合は、rdreq 信号をアサートしないでください。アンダーフロー保護回路を有効にする、もしくは underflow_checking パラメーターを ON に設定し、空になった際に FIFO Intel® FPGA IP コアで自動的に rdreq 信号を無効にできるようにします。
  • rdreq 信号は、 empty または rdempty 信号に基づく機能上のタイミング要件を満たしている必要があります。
sclr 11

aclr 13

入力 いいえ この信号をアサートし、すべての出力ステータスポートをクリアします。ただし、q 出力への影響は、FIFO のコンフィグレーションによって異なる場合があります。

aclr 信号には、アクティブで維持する必要がある最小クロックサイクル数はありません。

q 13 出力 はい 読み出し要求動作で読み出されるデータを示します。

SCFIFO の機能と DCFIFO の機能では、q ポートの幅を data ポートの幅と等しくする必要があります。FIFO の機能を手動でインスタンス化する場合は、ポート幅が lpm_width パラメーターと等しいことを確認します。

DCFIFO_MIXED_WIDTHS の機能では、q ポートの幅が data ポートの幅と異なる場合があります。FIFO の機能を手動でインスタンス化する場合は、q ポートの幅が lpm_width_r パラメーターと等しいことを確認します。FIFO の機能は、幅の広い書き込みポートと幅の狭い読み出しポート (もしくはその逆) をサポートします。ただし、幅の比は RAM ブロックのタイプで制限されており、通常は2の累乗です。

full 11

wrfull 12

rdfull 12

出力 いいえ アサートされている場合、FIFO Intel® FPGA IP コアはフルであるとみなされます。FIFO Intel® FPGA IP コアがフルの際に、書き込み要求操作を行わないでください。

通常、rdfull 信号は、 wrfull 信号の遅延版です。 rdfull 信号は、wrfull 信号の派生版ではなく、組み合わせ出力として機能します。よって、ターゲットデバイスにかかわらず、wrfull ポートを常に参照し、有効な書き込み要求操作を行うことができるかを確認する必要があります。

empty 11

wrempty 12

rdempty 12

出力 いいえ アサートされている場合、FIFO Intel® FPGA IP コアは空であるとみなされます。FIFO Intel® FPGA IP コアが空の際に、読み出し要求操作を行わないでください。

通常、wrempty 信号は、rdempty 信号の遅延版です。 wrempty 信号は、rdempty 信号の派生版ではなく、組み合わせ出力として機能します。よって、ターゲットデバイスにかかわらず、rdempty ポートを常に参照し、有効な読み出し要求操作を行うことができるかを確認する必要があります。

almost_full 11 出力 いいえ usedw 信号が almost_full_value パラメーター以上になった場合にアサートされます。full 信号の早期通知として使用されます。
almost_empty 11 出力 いいえ usedw 信号が almost_empty_value パラメーターよりも小さい場合にアサートされます。empty 信号の早期通知として使用されます。 14
usedw 11

wrusedw 12

rdusedw 12

出力 いいえ FIFO に格納されているワード数を示します。

SCFIFO の機能もしくは DCFIFO の機能を手動でインスタンス化する場合は、ポート幅が lpm_widthu パラメーターと等しいことを確認します。DCFIFO_MIXED_WIDTH の機能の場合は、wrusedw ポートと rdusedw ポートの幅をそれぞれ、LPM_WIDTHU パラメーターおよび lpm_widthu_r パラメーターと等しくする必要があります。

FIFO Intel® FPGA IP コアは、格納されているワード数が最大値に達する前にフルを示します。そのため、ターゲットデバイスにかかわらず、有効な書き込み要求操作に関しては full または wrfull ポート、有効な読み出し要求操作に関しては empty または rdempty ポートを常に参照する必要があります。
注: 格納データが読み出しで利用できない場合があります。「wrreq と empty」および「rdreq と empty」のレイテンシーに関しては、FIFO の出力ステータスフラグとレイテンシー を参照し、FIFO を読み出す前にデータが準備できていることを保証します。
eccstatus 15 出力 いいえ 2 ビット幅のエラー訂正ステータスポートです。メモリーから読み出されたデータに、訂正ありのシングルビット・エラーまたは訂正なしの致命的なエラーがある、もしくはエラービットが発生していないことを示します。
  • 00: エラーなし
  • 01: 不正
  • 10: 訂正可能なエラーが発生し、出力でエラーが訂正されています。ただし、メモリーアレイは更新されていません。
  • 11: 訂正不可能なエラーが発生しており、訂正不可能なデータが出力に表示されます。

DCFIFO 機能の rdempty 出力は、aclr 入力がアサートされた際に瞬間的にグリッチする場合があります。外部レジスターでこのグリッチを誤ってキャプチャーしないようにするには、次のいずれかが満たされていることを確認します。

  • 外部レジスターで、DCFIFO 機能の aclr 入力に接続しているリセットと同じリセットを使用する
  • DCFIFO 機能の aclr 入力に接続しているリセットを、外部レジスターを駆動するクロックに同期してアサートする

FIFO Intel® FPGA IP コアの出力レイテンシーの情報は重要です。特に、q 出力ポートでは、出力がサンプリングに対して有効かを示す出力フラグがないため、重要です。

11 SCFIFO 機能にのみ適用されます。
12 DCFIFO の両方の機能に適用されます。
13 SCFIFO、DCFIFO、DCFIFO_MIXED_WIDTH の機能に適用されます。
14 特定の条件下において、SCFIFO では、almost_empty 信号がアサートされずに empty 信号がアサートされます。詳細は、SCFIFO の ALMOST_EMPTY 機能のタイミング を参照してください。
15 DCFIFO_MIXED_WIDTHS 機能には適用されません。
レベル 2 の表題