Intel Agilex® 7可変精度DSPブロック・ユーザーガイド

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ID 683037
日付 10/02/2023
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ドキュメント目次
ドキュメント目次 x
1. Intel Agilex® 7可変精度DSPブロックの概要 2. Intel Agilex® 7可変精度DSPブロックのアーキテクチャー 3. Intel Agilex® 7可変精度DSPブロックの演算モード 4. Intel Agilex® 7可変精度DSPブロックにおけるデザインの考慮事項 5. Native Fixed Point DSP Intel Agilex® FPGA IPコアのリファレンス 6. Multiply Adder Intel® FPGA IPコアのリファレンス 7. ALTMULT_COMPLEX Intel® FPGA IPコアのリファレンス 8. LPM_MULT Intel® FPGA IPコアのリファレンス 9. LPM_DIVIDE Intel® FPGA IPコアのリファレンス 10. Native Floating Point DSP Intel Agilex® FPGA IPのリファレンス 11. Intel Agilex® 7可変精度DSPブロック・ユーザーガイド・アーカイブ 12. Intel Agilex® 7可変精度DSPブロック・ユーザーガイドの改訂履歴
1. Intel Agilex® 7可変精度DSPブロックの概要 x
1.1. 機能 1.2. Intel Agilex® 7デバイスでサポートされる演算モード
1.2. Intel Agilex® 7デバイスでサポートされる演算モード x
1.2.1. 固定小数点演算 1.2.2. 浮動小数点演算
2. Intel Agilex® 7可変精度DSPブロックのアーキテクチャー x
2.1. 固定小数点演算 2.2. 浮動小数点演算
2.1. 固定小数点演算 x
2.1.1. 固定小数点演算の入力レジスターバンク 2.1.2. 固定小数点演算におけるパイプライン・レジスター 2.1.3. 固定小数点演算における前置加算器 2.1.4. 固定小数点演算における内部係数 2.1.5. 固定小数点演算における乗算器 2.1.6. 固定小数点演算における加算器または減算器 2.1.7. 固定小数点演算におけるアキュムレーター、チェーンアウト加算器、プリロード定数 2.1.8. 固定小数点演算におけるシストリック・レジスター 2.1.9. 固定小数点演算におけるダブル累算レジスター 2.1.10. 固定小数点演算における出力レジスターバンク
2.1.7. 固定小数点演算におけるアキュムレーター、チェーンアウト加算器、プリロード定数 x
2.1.7.1. 動的チェーンアウト
2.2. 浮動小数点演算 x
2.2.1. 浮動小数点演算の入力レジスターバンク 2.2.2. 浮動小数点演算におけるパイプライン・レジスター 2.2.3. 浮動小数点演算における乗算器 2.2.4. 浮動小数点演算における加算器または減算器 2.2.5. 浮動小数点演算における出力レジスターバンク 2.2.6. 浮動小数点演算における例外処理
3. Intel Agilex® 7可変精度DSPブロックの演算モード x
3.1. 固定小数点演算の演算モード 3.2. 浮動小数点演算の演算モード
3.1. 固定小数点演算の演算モード x
3.1.1. 独立乗算器モード 3.1.2. 4つの8 x 8 (符号なし) または9 x 9 (符号付き) 合計モード 3.1.3. 乗算器と加算器による合計モード 3.1.4. 独立複素乗算器 3.1.5. シストリックFIRモード
3.1.1. 独立乗算器モード x
3.1.1.1. 18 × 18または18 × 19独立乗算器 3.1.1.2. 27 × 27独立乗算器
3.1.4. 独立複素乗算器 x
3.1.4.1. 18 × 19乗算と36ビット入力の合計モード
3.1.5. シストリックFIRモード x
3.1.5.1. シストリック・モード・ユーザー・ビューから可変精度ブロック・アーキテクチャー・ビューへのマッピング 3.1.5.2. 18ビット・シストリックFIRモード 3.1.5.3. 27ビット・シストリックFIRモード
3.2. 浮動小数点演算の演算モード x
3.2.1. FP32単精度浮動小数点演算の機能 3.2.2. FP16半精度浮動小数点演算の機能 3.2.3. 複数の浮動小数点可変DSPブロックにおける機能
3.2.1. FP32単精度浮動小数点演算の機能 x
3.2.1.1. FP32乗算モード 3.2.1.2. 加算または減算モード 3.2.1.3. 乗累算モード 3.2.1.4. FP32ベクトル1モード 3.2.1.5. FP32ベクトル2モード
3.2.2. FP16半精度浮動小数点演算の機能 x
3.2.2.1. FP16でサポートされる精度の形式 3.2.2.2. 2つのFP16乗算の合計モード 3.2.2.3. 2つのFP16乗算の合計とFP32加算モード 3.2.2.4. 2つのFP16乗算の合計と累算モード 3.2.2.5. FP16ベクトル1モード 3.2.2.6. FP16ベクトル2モード 3.2.2.7. FP16ベクトル3モード
3.2.3. 複数の浮動小数点可変DSPブロックにおける機能 x
3.2.3.1. 積和または積差モード 3.2.3.2. ダイレクト・ベクトルドット積 3.2.3.3. 複素乗算
4. Intel Agilex® 7可変精度DSPブロックにおけるデザインの考慮事項 x
4.1. 固定小数点演算 4.2. 浮動小数点演算 4.3. Intel Agilex® 7デバイスにおけるDSPブロックのカスケード制約
4.1. 固定小数点演算 x
4.1.1. 入力レジスター、パイプライン・レジスター、および出力レジスターのコンフィグレーション 4.1.2. 固定小数点演算における内部係数と前置加算器 4.1.3. 固定小数点演算におけるアキュムレーター 4.1.4. 固定小数点演算における入力カスケード 4.1.5. チェーンアウト加算器
4.1.1. 入力レジスター、パイプライン・レジスター、および出力レジスターのコンフィグレーション x
4.1.1.1. 入力レジスターの制約 4.1.1.2. パイプライン・レジスターの制約 4.1.1.3. それぞれの演算モードでサポートされるレジスター・コンフィグレーション
4.1.4. 固定小数点演算における入力カスケード x
4.1.4.1. 動的スキャンイン
4.2. 浮動小数点演算 x
4.2.1. 入力レジスター、パイプライン・レジスター、および出力レジスターのコンフィグレーション 4.2.2. チェーンアウト加算器
4.2.1. 入力レジスター、パイプライン・レジスター、および出力レジスターのコンフィグレーション x
4.2.1.1. FP32演算モードでサポートされるレジスター・コンフィグレーション 4.2.1.2. FP16演算モードでサポートされるレジスター・コンフィグレーション
5. Native Fixed Point DSP Intel Agilex® FPGA IPコアのリファレンス x
5.1. Native Fixed Point DSP Intel Agilex® FPGA IPリリース情報 5.2. サポートされる演算モード 5.3. 固定小数点演算の最大入力データ幅 5.4. 固定小数点演算の最大出力データ幅 5.5. Native Fixed Point DSP IPのパラメーター化 5.6. Native Fixed Point DSP Intel Agilex® FPGA IPの信号 5.7. IPの移行
5.3. 固定小数点演算の最大入力データ幅 x
5.3.1. 18 x 18 + 36モードでの36ビット未満のオペランド使用例
5.5. Native Fixed Point DSP IPのパラメーター化 x
5.5.1. Operation Modeタブ 5.5.2. Input Cascadeタブ 5.5.3. Pre-adderタブ 5.5.4. Internal Coefficientタブ 5.5.5. アキュムレーター/出力チェーン 5.5.6. パイプライン 5.5.7. クリア信号
5.6. Native Fixed Point DSP Intel Agilex® FPGA IPの信号 x
5.6.1. 4つの9 × 9合計モードの信号 5.6.2. 18 × 18フルモードの信号 5.6.3. 2つの18 × 18合計モードの信号 5.6.4. 18 × 18 + 36モードの信号 5.6.5. 18 × 18シストリック・モードの信号 5.6.6. 27 × 27モードの信号
6. Multiply Adder Intel® FPGA IPコアのリファレンス x
6.1. Multiply Adder Intel® FPGA IPリリース情報 6.2. 機能 6.3. パラメーター 6.4. 信号
6.2. 機能 x
6.2.1. 前置加算器 6.2.2. シストリック遅延レジスター 6.2.3. プリロード定数 6.2.4. ダブル・アキュムレーター
6.2.1. 前置加算器 x
6.2.1.1. 前置加算器シンプルモード 6.2.1.2. 前置加算器係数モード 6.2.1.3. 前置加算器入力モード 6.2.1.4. 前置加算器平方モード 6.2.1.5. 前置加算器定数モード
6.3. パラメーター x
6.3.1. Generalタブ 6.3.2. Extra Modesタブ 6.3.3. Multipliersタブ 6.3.4. Preadderタブ 6.3.5. Accumulatorタブ 6.3.6. Systolic/Chainoutタブ 6.3.7. Pipeliningタブ
7. ALTMULT_COMPLEX Intel® FPGA IPコアのリファレンス x
7.1. ALTMULT_COMPLEX Intel® FPGA IPリリース情報 7.2. 機能 7.3. 複素乗算 7.4. パラメーター 7.5. 信号
8. LPM_MULT Intel® FPGA IPコアのリファレンス x
8.1. LPM_MULT Intel® FPGA IPリリース情報 8.2. 機能 8.3. パラメーター 8.4. 信号
8.3. パラメーター x
8.3.1. Generalタブ 8.3.2. General 2タブ 8.3.3. Pipeliningタブ
9. LPM_DIVIDE Intel® FPGA IPコアのリファレンス x
9.1. LPM_DIVIDE Intel® FPGA IPリリース情報 9.2. 機能 9.3. Verilog HDLプロトタイプ 9.4. VHDLのコンポーネント宣言 9.5. VHDL LIBRARY_USE宣言 9.6. ポート 9.7. パラメーター
9.7. パラメーター x
9.7.1. Generalタブ 9.7.2. General1タブ
10. Native Floating Point DSP Intel Agilex® FPGA IPのリファレンス x
10.1. Native Floating Point DSP Intel Agilex® FPGA IPリリース情報 10.2. Native Floating Point DSP Intel Agilex® FPGA IPコアでサポートされる演算モード 10.3. Native Floating Point DSP Intel Agilex® FPGA IPのパラメーター化 10.4. Native Floating Point DSP Intel Agilex® FPGA IPコアの信号 10.5. IPの移行
10.3. Native Floating Point DSP Intel Agilex® FPGA IPのパラメーター化 x
10.3.1. Generalタブ 10.3.2. Registersタブ
10.4. Native Floating Point DSP Intel Agilex® FPGA IPコアの信号 x
10.4.1. FP32乗算モードの信号 10.4.2. FP32加算または減算モードの信号 10.4.3. FP32乗算と加算または減算モードの信号 10.4.4. FP32乗算と累算モードの信号 10.4.5. FP32ベクトル1モードおよびベクトル2モードの信号 10.4.6. 2つのFP16乗算の合計モードの信号 10.4.7. 2つのFP16乗算の合計とFP32加算モードの信号 10.4.8. 2つのFP16乗算の合計と累算モードの信号 10.4.9. FP16ベクトル1モードおよびベクトル2モードの信号 10.4.10. FP16ベクトル3モードの信号
1. Intel Agilex® 7可変精度DSPブロックの概要
2. Intel Agilex® 7可変精度DSPブロックのアーキテクチャー
3. Intel Agilex® 7可変精度DSPブロックの演算モード
4. Intel Agilex® 7可変精度DSPブロックにおけるデザインの考慮事項
5. Native Fixed Point DSP Intel Agilex® FPGA IPコアのリファレンス
6. Multiply Adder Intel® FPGA IPコアのリファレンス
7. ALTMULT_COMPLEX Intel® FPGA IPコアのリファレンス
8. LPM_MULT Intel® FPGA IPコアのリファレンス
9. LPM_DIVIDE Intel® FPGA IPコアのリファレンス
10. Native Floating Point DSP Intel Agilex® FPGA IPのリファレンス
11. Intel Agilex® 7可変精度DSPブロック・ユーザーガイド・アーカイブ
12. Intel Agilex® 7可変精度DSPブロック・ユーザーガイドの改訂履歴

2.2.6. 浮動小数点演算における例外処理

Intel Agilex® 7の浮動小数点演算では、乗算器ブロックと加算器ブロックの例外処理をサポートします。

表 9.  サポートされる例外フラグ
浮動小数点形式 例外フラグ 幅 詳細
単精度 乗算
fp32_mult_overflow 1

この信号は、乗算結果が表現可能な最大値よりも大きな値かを示します。

1: 乗算結果が表現可能な最大値よりも大きい値で、結果が無限大にキャストされる場合

0: 乗算結果が表現可能な最大値より大きくない場合

この信号は、加算または減算モードでは使用できません。

fp32_mult_underflow 1

この信号は、乗算結果が表現可能な最小値よりも小さな値かを示します。

1: 乗算結果が0以外の絶対値で表現可能な最小値よりも小さな値で、結果が0にフラッシュされる場合

0: 乗算結果が表現可能な最小値よりも大きい場合

この信号は、加算または減算モードでは使用できません。

fp32_mult_inexact 1

この信号は、乗算結果が正確に表現されているかを示します。

1: 乗算結果が次に当てはまる場合
  • 丸められた値
  • 表現可能な最小値より小さい値
  • 表現可能な最大値より大きい値

0: 乗算結果が上記の基準のいずれにも該当しない場合

この信号は、加算または減算モードでは使用できません。

fp32_mult_invalid 1

この信号は、乗算器の演算が正しく定義されておらず、無効な結果が生成されていることを示します。

1: 乗算結果が無効で、qNaNにキャストされる場合

0: 乗算結果が無効な数値でない場合

この信号は、加算または減算モードでは使用できません。

加算
fp32_adder_overflow 1

この信号は、加算結果が表現可能な最大値よりも大きな値かを示します。

1: 加算結果が表現可能な最大値よりも大きい値で、結果が無限大にキャストされる場合

0: 加算結果が表現可能な最大値より大きくない場合

この信号は、乗算モードでは使用できません。

fp32_adder_underflow 1

この信号は、加算結果が表現可能な最小値よりも小さな値かを示します。

1: 加算結果が0以外の絶対値で表現可能な最小値よりも小さな値で、結果が0にフラッシュされる場合

0: 加算結果が表現可能な最小値よりも大きい場合

この信号は、乗算モードでは使用できません。

fp32_adder_inexact 1

この信号は、加算結果が正確に表現されているかを示します。

1: 加算結果が次に当てはまる場合
  • 丸められた値
  • 表現可能な最小値より小さい値
  • 表現可能な最大値より大きい値

0: 加算結果が上記の基準のいずれにも該当しない場合

この信号は、乗算モードでは使用できません。

fp32_adder_invalid 1

この信号は、加算器の演算が正しく定義されておらず、無効な結果が生成されていることを示します。

1: 加算結果が無効で、qNaNにキャストされる場合

0: 加算結果が無効な数値でない場合

この信号は、乗算モードでは使用できません。

半精度 乗算

fp16_mult_top_overflow

fp16_mult_bot_overflow

1

この信号は、上または下の乗算結果が表現可能な最大値よりも大きな値かを示します。

1: 乗算結果が表現可能な最大値よりも大きい値で、結果が無限大にキャストされる場合

0: 乗算結果が表現可能な最大値よりも小さい場合

この信号は、加算または減算モードおよび拡張形式では使用できません。

fp16_mult_top_underflow

fp16_mult_bot_underflow

1

この信号は、上または下の乗算結果が表現可能な最小値よりも小さな値かを示します。

1: 乗算結果が表現可能な最小値よりも小さな値で、結果が0にフラッシュされる場合

0: 乗算結果が表現可能な最小値よりも大きい場合

この信号は、加算または減算モードおよび拡張形式では使用できません。

fp16_mult_top_inexact

fp16_mult_bot_inexact

1

この信号は、上または下の乗算結果が正確に表現されているかを示します。

1: 乗算結果が次に当てはまる場合
  • 丸められた値
  • 表現可能な最小値より小さい値
  • 表現可能な最大値より大きい値

0: 乗算結果が上記の基準のいずれにも該当しない場合

この信号は、加算または減算モードでは使用できません。

fp16_mult_top_invalid

fp16_mult_bot_invalid

1

この信号は、乗算器の演算が正しく定義されておらず、無効な結果が生成されていることを示します。

1: 乗算結果が無効で、qNaNにキャストされる場合

0: 乗算結果が無効な数値でない場合

この信号は、加算または減算モードでは使用できません。

fp16_mult_top_infinite

fp16_mult_bot_infinite

1

この信号は、上または下の乗算結果が正または負の無限大であることを示します。

1: 結果が無限大の場合

0: 結果が正規化された浮動小数点または適切な無限大の範囲にある場合

この信号は、拡張形式でのみ利用可能です。

fp16_mult_top_zero

fp16_mult_bot_zero

1

この信号は、上または下の乗算結果が正または負の0であることを示します。

1: 結果が0の場合

0: 結果が0でない場合

この信号は、拡張形式でのみ利用可能です。

加算
fp16_adder_overflow 1

この信号は、加算結果が表現可能な最大値よりも大きな値かを示します。

1: 加算結果が表現可能な最大値よりも大きい値で、結果が無限大にキャストされる場合

0: 加算結果が表現可能な最大値より大きくない場合

この信号は、乗算モード 拡張形式では使用できません。

fp16_adder_underflow 1

この信号は、加算結果が表現可能な最小値よりも小さな値かを示します。

1: 加算結果が表現可能な最小値よりも小さな値で、結果が0にフラッシュされる場合

0: 加算結果が表現可能な最小値よりも大きい場合

この信号は、乗算モード 拡張形式では使用できません。

fp16_adder_inexact 1

この信号は、加算結果が正確に表現されているかを示します。

1: 加算結果が次に当てはまる場合
  • 丸められた値
  • 表現可能な最小値より小さい値
  • 表現可能な最大値より大きい値

0: 加算結果が上記の基準のいずれにも該当しない場合

この信号は、乗算モードでは使用できません。

fp16_adder_invalid 1

この信号は、加算器の演算が正しく定義されておらず、無効な結果が生成されていることを示します。

1: 加算結果が無効で、qNaNにキャストされる場合

0: 加算結果が無効な数値でない場合

この信号は、乗算モードでは使用できません。

fp16_adder_infinite 1

この信号は、加算結果が正または負の無限大であることを示します。

1: 結果が無限大の場合

0: 結果が正規化された浮動小数点または適切な無限大の範囲にある場合

この信号は、拡張形式でのみ利用可能です。

fp16_adder_zero 1

この信号は、加算結果が正または負の0であることを示します。

1: 結果が0の場合

0: 結果が0でない場合

この信号は、拡張形式でのみ利用可能です。

表 10.  FP32乗算、FP16フラッシュ、およびFP16 Bfloat16モードにおける乗算器例外処理で起こりうる結果
入力A 入力B 結果 4

フラグ

Overflow/Underflow/Inexact/Invalid
正規化されている 正規化されている 正規化された値 0/0/0/0
正規化された (丸められた) 値 0/0/1/0
正/負の無限大値 1/0/1/0
サブノーマル (デノーマル) 値 0/1/1/0
0またはサブノーマル (デノーマル) 正規化されている 0値 0/0/0/0
正/負の無限大 正規化されている 正/負の無限大値 0/0/0/0
Quiet Not A Number (qNaN) 正規化されている qNaN値 0/0/0/0
0またはサブノーマル (デノーマル) 0またはサブノーマル (デノーマル) 0値 0/0/0/0
正/負の無限大 0またはサブノーマル (デノーマル) qNaN値 0/0/0/1
Quiet Not A Number (qNaN) 0またはサブノーマル (デノーマル) qNaN値 0/0/0/0
正/負の無限大 正/負の無限大 正/負の無限大値 0/0/0/0
Quiet Not A Number (qNaN) 正/負の無限大 qNaN値 0/0/0/0
Quiet Not A Number (qNaN) Quiet Not A Number (qNaN) qNaN値 0/0/0/0
表 11.  FP32加算/減算、FP16フラッシュ、およびFP16 Bfloat16モードにおける加算器例外処理で起こりうる結果
入力A 入力B 結果 4

フラグ

Overflow/Underflow/Inexact/Invalid
正規化されている 正規化されている 正規化された値 0/0/0/0
正規化された (丸められた) 値 0/0/1/0
正/負の無限大値 1/0/1/0
0値

符号ビット = 0

 0/0/0/0
サブノーマル (デノーマル) 値

符号は保持される

 0/1/1/0
0またはサブノーマル (デノーマル) 正規化されている 入力b 0/0/0/0
正/負の無限大 正規化されている 正/負の無限大値 0/0/0/0
Quiet Not A Number (qNaN) 正規化されている qNaN値 0/0/0/0
0またはサブノーマル (デノーマル) 0またはサブノーマル (デノーマル) 0値

(-0 + (-0)) の計算式では、符号ビット = 1。これ以外の計算式では、符号ビット = 0。

 0/0/0/0
正/負の無限大 0またはサブノーマル (デノーマル) 正/負の無限大値 0/0/0/0
Quiet Not A Number (qNaN) 0またはサブノーマル (デノーマル) qNaN値 0/0/0/0
正/負の無限大 正/負の無限大

無効なケースの場合はqNaN値

有効なケースの場合は正/負の無限大値

 無効なケースの場合は0/0/0/1

有効なケースの場合は0/0/0/0

有効なケースは次のとおり
  • 正の無限大値 + 正の無限大値
  • 負の無限大値 + 負の無限大値
  • 負の無限大値 - 正の無限大値
  • 正の無限大値 - 負の無限大値
Quiet Not A Number (qNaN) 正/負の無限大 qNaN値 0/0/0/0
Quiet Not A Number (qNaN) Quiet Not A Number (qNaN) qNaN値 0/0/0/0
表 12.  FP16拡張モードにおける乗算例外処理で起こりうる結果
入力A 入力B 結果 4

フラグ

Infinite/Zero/Inexact/Invalid
正規化されている/サブノーマル 正規化されている/サブノーマル 正規化されている/サブノーマル 0/0/x/0
0値 正規化されている/サブノーマル 0値 0/1/0/0
正/負の無限大 正規化されている/サブノーマル 正/負の無限大値 1/0/0/0
Quiet Not A Number (qNaN) 正規化されている/サブノーマル qNaN値 0/0/0/1

仮数 = {100...00}
0値 0値 0値 0/1/0/0
正/負の無限大 0値 qNaN値 0/0/0/1

仮数 = {100...00}
Quiet Not A Number (qNaN) 0値 qNaN値 0/0/0/1

仮数 = {100...00}
正/負の無限大 正/負の無限大 正/負の無限大値 1/0/0/0
Quiet Not A Number (qNaN) 正/負の無限大 qNaN値 0/0/0/1

仮数 = {100...00}
Quiet Not A Number (qNaN) Quiet Not A Number (qNaN) qNaN値 0/0/0/1

仮数 = {100...00}
表 13.  FP16拡張モードにおける加算例外処理で起こりうる結果
入力A 入力B 結果 4

フラグ

Infinite/Zero/Inexact/Invalid
正規化されている/サブノーマル 正規化されている/サブノーマル 正規化されている/サブノーマル 0/0/x/0
0値

符号ビット = 0

 0/0/0/0
0値 正規化されている/サブノーマル 入力b 0/0/0/0
正/負の無限大 正規化されている/サブノーマル 正/負の無限大値 1/0/0/0
Quiet Not A Number (qNaN) 正規化されている/サブノーマル qNaN値 0/0/0/1

仮数 = {100...00}
0値 0値 0値

(-0 + (-0)) の計算式では、符号ビット = 1。これ以外の計算式では、符号ビット = 0。

 0/0/0/0
正/負の無限大 0値 正/負の無限大値 1/0/0/0
Quiet Not A Number (qNaN) 0値 qNaN値 0/0/0/1

仮数 = {100...00}
正/負の無限大 正/負の無限大

無効なケースの場合はqNaN値

有効なケースの場合は正/負の無限大値

 無効なケースの場合は0/0/0/1

仮数 = {100...00}

有効なケースの場合は1/0/0/0

有効なケースは次のとおり
  • 正の無限大値 + 正の無限大値
  • 負の無限大値 + 負の無限大値
  • 負の無限大値 - 正の無限大値
  • 正の無限大値 - 負の無限大値
Quiet Not A Number (qNaN) 正/負の無限大 qNaN値 0/0/0/1

仮数 = {100...00}
Quiet Not A Number (qNaN) Quiet Not A Number (qNaN) qNaN値 0/0/0/1

仮数 = {100...00}
4 出力の例外フラグ。このフラグは、例外が入力値にある場合は変化しません。
レベル 2 の表題