Intel Agilex® 7可変精度DSPブロック・ユーザーガイド

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ID 683037
日付 10/02/2023
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ドキュメント目次
ドキュメント目次 x
1. Intel Agilex® 7可変精度DSPブロックの概要 2. Intel Agilex® 7可変精度DSPブロックのアーキテクチャー 3. Intel Agilex® 7可変精度DSPブロックの演算モード 4. Intel Agilex® 7可変精度DSPブロックにおけるデザインの考慮事項 5. Native Fixed Point DSP Intel Agilex® FPGA IPコアのリファレンス 6. Multiply Adder Intel® FPGA IPコアのリファレンス 7. ALTMULT_COMPLEX Intel® FPGA IPコアのリファレンス 8. LPM_MULT Intel® FPGA IPコアのリファレンス 9. LPM_DIVIDE Intel® FPGA IPコアのリファレンス 10. Native Floating Point DSP Intel Agilex® FPGA IPのリファレンス 11. Intel Agilex® 7可変精度DSPブロック・ユーザーガイド・アーカイブ 12. Intel Agilex® 7可変精度DSPブロック・ユーザーガイドの改訂履歴
1. Intel Agilex® 7可変精度DSPブロックの概要 x
1.1. 機能 1.2. Intel Agilex® 7デバイスでサポートされる演算モード
1.2. Intel Agilex® 7デバイスでサポートされる演算モード x
1.2.1. 固定小数点演算 1.2.2. 浮動小数点演算
2. Intel Agilex® 7可変精度DSPブロックのアーキテクチャー x
2.1. 固定小数点演算 2.2. 浮動小数点演算
2.1. 固定小数点演算 x
2.1.1. 固定小数点演算の入力レジスターバンク 2.1.2. 固定小数点演算におけるパイプライン・レジスター 2.1.3. 固定小数点演算における前置加算器 2.1.4. 固定小数点演算における内部係数 2.1.5. 固定小数点演算における乗算器 2.1.6. 固定小数点演算における加算器または減算器 2.1.7. 固定小数点演算におけるアキュムレーター、チェーンアウト加算器、プリロード定数 2.1.8. 固定小数点演算におけるシストリック・レジスター 2.1.9. 固定小数点演算におけるダブル累算レジスター 2.1.10. 固定小数点演算における出力レジスターバンク
2.1.7. 固定小数点演算におけるアキュムレーター、チェーンアウト加算器、プリロード定数 x
2.1.7.1. 動的チェーンアウト
2.2. 浮動小数点演算 x
2.2.1. 浮動小数点演算の入力レジスターバンク 2.2.2. 浮動小数点演算におけるパイプライン・レジスター 2.2.3. 浮動小数点演算における乗算器 2.2.4. 浮動小数点演算における加算器または減算器 2.2.5. 浮動小数点演算における出力レジスターバンク 2.2.6. 浮動小数点演算における例外処理
3. Intel Agilex® 7可変精度DSPブロックの演算モード x
3.1. 固定小数点演算の演算モード 3.2. 浮動小数点演算の演算モード
3.1. 固定小数点演算の演算モード x
3.1.1. 独立乗算器モード 3.1.2. 4つの8 x 8 (符号なし) または9 x 9 (符号付き) 合計モード 3.1.3. 乗算器と加算器による合計モード 3.1.4. 独立複素乗算器 3.1.5. シストリックFIRモード
3.1.1. 独立乗算器モード x
3.1.1.1. 18 × 18または18 × 19独立乗算器 3.1.1.2. 27 × 27独立乗算器
3.1.4. 独立複素乗算器 x
3.1.4.1. 18 × 19乗算と36ビット入力の合計モード
3.1.5. シストリックFIRモード x
3.1.5.1. シストリック・モード・ユーザー・ビューから可変精度ブロック・アーキテクチャー・ビューへのマッピング 3.1.5.2. 18ビット・シストリックFIRモード 3.1.5.3. 27ビット・シストリックFIRモード
3.2. 浮動小数点演算の演算モード x
3.2.1. FP32単精度浮動小数点演算の機能 3.2.2. FP16半精度浮動小数点演算の機能 3.2.3. 複数の浮動小数点可変DSPブロックにおける機能
3.2.1. FP32単精度浮動小数点演算の機能 x
3.2.1.1. FP32乗算モード 3.2.1.2. 加算または減算モード 3.2.1.3. 乗累算モード 3.2.1.4. FP32ベクトル1モード 3.2.1.5. FP32ベクトル2モード
3.2.2. FP16半精度浮動小数点演算の機能 x
3.2.2.1. FP16でサポートされる精度の形式 3.2.2.2. 2つのFP16乗算の合計モード 3.2.2.3. 2つのFP16乗算の合計とFP32加算モード 3.2.2.4. 2つのFP16乗算の合計と累算モード 3.2.2.5. FP16ベクトル1モード 3.2.2.6. FP16ベクトル2モード 3.2.2.7. FP16ベクトル3モード
3.2.3. 複数の浮動小数点可変DSPブロックにおける機能 x
3.2.3.1. 積和または積差モード 3.2.3.2. ダイレクト・ベクトルドット積 3.2.3.3. 複素乗算
4. Intel Agilex® 7可変精度DSPブロックにおけるデザインの考慮事項 x
4.1. 固定小数点演算 4.2. 浮動小数点演算 4.3. Intel Agilex® 7デバイスにおけるDSPブロックのカスケード制約
4.1. 固定小数点演算 x
4.1.1. 入力レジスター、パイプライン・レジスター、および出力レジスターのコンフィグレーション 4.1.2. 固定小数点演算における内部係数と前置加算器 4.1.3. 固定小数点演算におけるアキュムレーター 4.1.4. 固定小数点演算における入力カスケード 4.1.5. チェーンアウト加算器
4.1.1. 入力レジスター、パイプライン・レジスター、および出力レジスターのコンフィグレーション x
4.1.1.1. 入力レジスターの制約 4.1.1.2. パイプライン・レジスターの制約 4.1.1.3. それぞれの演算モードでサポートされるレジスター・コンフィグレーション
4.1.4. 固定小数点演算における入力カスケード x
4.1.4.1. 動的スキャンイン
4.2. 浮動小数点演算 x
4.2.1. 入力レジスター、パイプライン・レジスター、および出力レジスターのコンフィグレーション 4.2.2. チェーンアウト加算器
4.2.1. 入力レジスター、パイプライン・レジスター、および出力レジスターのコンフィグレーション x
4.2.1.1. FP32演算モードでサポートされるレジスター・コンフィグレーション 4.2.1.2. FP16演算モードでサポートされるレジスター・コンフィグレーション
5. Native Fixed Point DSP Intel Agilex® FPGA IPコアのリファレンス x
5.1. Native Fixed Point DSP Intel Agilex® FPGA IPリリース情報 5.2. サポートされる演算モード 5.3. 固定小数点演算の最大入力データ幅 5.4. 固定小数点演算の最大出力データ幅 5.5. Native Fixed Point DSP IPのパラメーター化 5.6. Native Fixed Point DSP Intel Agilex® FPGA IPの信号 5.7. IPの移行
5.3. 固定小数点演算の最大入力データ幅 x
5.3.1. 18 x 18 + 36モードでの36ビット未満のオペランド使用例
5.5. Native Fixed Point DSP IPのパラメーター化 x
5.5.1. Operation Modeタブ 5.5.2. Input Cascadeタブ 5.5.3. Pre-adderタブ 5.5.4. Internal Coefficientタブ 5.5.5. アキュムレーター/出力チェーン 5.5.6. パイプライン 5.5.7. クリア信号
5.6. Native Fixed Point DSP Intel Agilex® FPGA IPの信号 x
5.6.1. 4つの9 × 9合計モードの信号 5.6.2. 18 × 18フルモードの信号 5.6.3. 2つの18 × 18合計モードの信号 5.6.4. 18 × 18 + 36モードの信号 5.6.5. 18 × 18シストリック・モードの信号 5.6.6. 27 × 27モードの信号
6. Multiply Adder Intel® FPGA IPコアのリファレンス x
6.1. Multiply Adder Intel® FPGA IPリリース情報 6.2. 機能 6.3. パラメーター 6.4. 信号
6.2. 機能 x
6.2.1. 前置加算器 6.2.2. シストリック遅延レジスター 6.2.3. プリロード定数 6.2.4. ダブル・アキュムレーター
6.2.1. 前置加算器 x
6.2.1.1. 前置加算器シンプルモード 6.2.1.2. 前置加算器係数モード 6.2.1.3. 前置加算器入力モード 6.2.1.4. 前置加算器平方モード 6.2.1.5. 前置加算器定数モード
6.3. パラメーター x
6.3.1. Generalタブ 6.3.2. Extra Modesタブ 6.3.3. Multipliersタブ 6.3.4. Preadderタブ 6.3.5. Accumulatorタブ 6.3.6. Systolic/Chainoutタブ 6.3.7. Pipeliningタブ
7. ALTMULT_COMPLEX Intel® FPGA IPコアのリファレンス x
7.1. ALTMULT_COMPLEX Intel® FPGA IPリリース情報 7.2. 機能 7.3. 複素乗算 7.4. パラメーター 7.5. 信号
8. LPM_MULT Intel® FPGA IPコアのリファレンス x
8.1. LPM_MULT Intel® FPGA IPリリース情報 8.2. 機能 8.3. パラメーター 8.4. 信号
8.3. パラメーター x
8.3.1. Generalタブ 8.3.2. General 2タブ 8.3.3. Pipeliningタブ
9. LPM_DIVIDE Intel® FPGA IPコアのリファレンス x
9.1. LPM_DIVIDE Intel® FPGA IPリリース情報 9.2. 機能 9.3. Verilog HDLプロトタイプ 9.4. VHDLのコンポーネント宣言 9.5. VHDL LIBRARY_USE宣言 9.6. ポート 9.7. パラメーター
9.7. パラメーター x
9.7.1. Generalタブ 9.7.2. General1タブ
10. Native Floating Point DSP Intel Agilex® FPGA IPのリファレンス x
10.1. Native Floating Point DSP Intel Agilex® FPGA IPリリース情報 10.2. Native Floating Point DSP Intel Agilex® FPGA IPコアでサポートされる演算モード 10.3. Native Floating Point DSP Intel Agilex® FPGA IPのパラメーター化 10.4. Native Floating Point DSP Intel Agilex® FPGA IPコアの信号 10.5. IPの移行
10.3. Native Floating Point DSP Intel Agilex® FPGA IPのパラメーター化 x
10.3.1. Generalタブ 10.3.2. Registersタブ
10.4. Native Floating Point DSP Intel Agilex® FPGA IPコアの信号 x
10.4.1. FP32乗算モードの信号 10.4.2. FP32加算または減算モードの信号 10.4.3. FP32乗算と加算または減算モードの信号 10.4.4. FP32乗算と累算モードの信号 10.4.5. FP32ベクトル1モードおよびベクトル2モードの信号 10.4.6. 2つのFP16乗算の合計モードの信号 10.4.7. 2つのFP16乗算の合計とFP32加算モードの信号 10.4.8. 2つのFP16乗算の合計と累算モードの信号 10.4.9. FP16ベクトル1モードおよびベクトル2モードの信号 10.4.10. FP16ベクトル3モードの信号
1. Intel Agilex® 7可変精度DSPブロックの概要
2. Intel Agilex® 7可変精度DSPブロックのアーキテクチャー
3. Intel Agilex® 7可変精度DSPブロックの演算モード
4. Intel Agilex® 7可変精度DSPブロックにおけるデザインの考慮事項
5. Native Fixed Point DSP Intel Agilex® FPGA IPコアのリファレンス
6. Multiply Adder Intel® FPGA IPコアのリファレンス
7. ALTMULT_COMPLEX Intel® FPGA IPコアのリファレンス
8. LPM_MULT Intel® FPGA IPコアのリファレンス
9. LPM_DIVIDE Intel® FPGA IPコアのリファレンス
10. Native Floating Point DSP Intel Agilex® FPGA IPのリファレンス
11. Intel Agilex® 7可変精度DSPブロック・ユーザーガイド・アーカイブ
12. Intel Agilex® 7可変精度DSPブロック・ユーザーガイドの改訂履歴

5.6.5. 18 × 18シストリック・モードの信号

図 55. 18 × 18シストリック・モードの信号


表 71.  データ入力および出力信号
信号名 入力/出力 幅 詳細
ax[17:0] 入力 18 上の乗算器への入力データバスです。

この信号は、内部係数機能が有効になっている場合は使用できません。
ay[18:0] 入力 19 上の乗算器への入力データバスです。

前置加算器が有効になっている場合、この信号は上の前置加算器への入力となります。
az[17:0] 入力 18

この信号は、上の前置加算器への入力です。

この信号は、前置加算器が有効になっている場合にのみ使用可能です。
bx[17:0] 入力 18 下の乗算器への入力データバスです。
by[18:0] 入力 19 下の乗算器への入力データバスです。

前置加算器が有効になっている場合、この信号は下の前置加算器への入力となります。
bz[17:0] 入力 18

この信号は、下の前置加算器への入力です。

この信号は、前置加算器が有効になっている場合にのみ使用可能です。
resulta[43:0] 出力 44 上の乗算器からの出力データバスです。
表 72.  クロック、イネーブル、およびクリア信号
信号名 入力/出力 幅 詳細
clk[0] 入力 1 すべてのレジスターの入力クロックです。
ena[2:0] 入力 3 すべてのレジスターのクロックイネーブル信号です。

この信号はアクティブHighです。
clr[1:0] 入力 2 この信号は、すべてのレジスターの非同期または同期クリア入力信号とすることができます。クリア入力信号のタイプを選択するには、Type of clear signal パラメーターを使用します。

この信号はアクティブHighです。

デフォルトでは、この信号はLowになります。

入力レジスターのクロックイネーブル制約については、関連情報を参照してください。
表 73.  動的コントロール信号各演算モードでサポートされる動的コントロール機能についての概要は、関連情報を参照してください。
信号名 入力/出力 幅 詳細
disable_chainout 入力 1 動的チェーンアウト機能を有効にする動的入力信号です。この信号の値はランタイムに変更することができます。

この信号を使用するには、chainout 出力バスを次のDSPブロックに接続する必要があります。

  • 0: chainout 出力を次のDSPブロックに送信します。これはデフォルト値です。
  • 1: chainout 出力を次のDSPブロックに送信しません。chainout 出力はすべて0です。
disable_scanin 入力 1 動的スキャンイン機能を有効にする動的入力信号です。この信号の値はランタイムに変更することができます。

この信号は、Enable 'disable scanin' パラメーターを Yes に設定している場合に使用できるようになります。

この信号を使用するには、Enable input cascade for 'ay' input パラメーターを Yes に設定する必要があります。

  • 0: 上の乗算器の入力を切り替え、scanin 入力を使用します。
  • 1: 上の乗算器の入力を切り替え、ay 入力を使用します。
accumulate 入力 1 アキュムレーター機能を有効または無効にする入力信号です。この信号の値はランタイムに変更することができます。
  • 0: 前の結果を累算せずに現在の結果を生成します。これはデフォルト値です。
  • 1: 現在の結果を前の結果に加算します。
loadconst 入力 1 負荷定数機能を有効または無効にする入力信号です。この信号の値はランタイムに変更することができます。
  • 0: 負荷定数機能を無効にします。これはデフォルト値です。
  • 1: 結果にプリロード定数を加算して、偏りのある丸めを行います。
sub 入力 1 加算器モジュールの動作を制御する動的入力信号です。この信号の値はランタイムに変更することができます。
  • 0: 上の乗算器の出力と下の乗算器の出力を加算します。これはデフォルト値です。
  • 1: 下の乗算器の出力から上の乗算器の出力を減算します。
negate 入力 1 チェーンアウト加算器モジュールの動作を制御する動的入力信号です。この信号の値はランタイムに変更することができます。
  • 0: 上の乗算器と下の乗算器の合計をチェーンイン・データ入力バスに加算し、ループバック・データを累算します。これはデフォルト値です。
  • 1: チェーンイン・データ入力バスから上の乗算器と下の乗算器の合計を減算し、ループバック・データを累算します。
表 74.  内部係数ポート各演算モードでサポートされる機能の概要については、関連情報を参照してください。
信号名 入力/出力 幅 詳細
coefsela[2:0] 入力 3 上の乗算器にユーザーが定義する8つの係数値に対する入力選択信号です。係数値は内部メモリーに格納され、パラメーターの coef_a_0 から coef_a_7 で指定されます。
  • coefsela[2:0] = 000 は coef_a_0 を指しています
  • coefsela[2:0] = 001 は coef_a_1 を指しています
  • coelsela[2:0] = 010 は coef_a_2 を指しています (以降も同様)

この信号は、内部係数機能が有効になっている場合にのみ使用可能です。
coefselb[2:0] 入力 3 下の乗算器にユーザーが定義する8つの係数値に対する入力選択信号です。係数値は内部メモリーに格納され、パラメーターの coef_b_0 から coef_b_7 で指定されます。
  • coefselb[2:0] = 000 は coef_b_0 を指しています
  • coefselb[2:0] = 001 は coef_b_1 を指しています
  • coelselb[2:0] = 010 は coef_b_2 を指しています (以降も同様)

この信号は、内部係数機能が有効になっている場合にのみ使用可能です。
表 75.  入力カスケード信号
信号名 入力/出力 幅 詳細
scanin[18:0] 入力 19 入力カスケードモジュールの入力データバスです。

この信号は、前のDSPコアからの scanout 信号に接続します。

scanout[18:0] 出力 19 入力カスケードモジュールの出力データバスです。

この信号は、次のDSPコアの scanin 信号に接続します。

表 76.  出力カスケード信号
信号名 入力/出力 幅 詳細
chainin[43:0] 入力 44 出力カスケードモジュールの入力データバスです。

この信号は、前のDSPコアからの chainout 信号に接続します。

chainout[43:0] 出力 44 出力カスケードモジュールの出力データバスです。

この信号は、次のDSPコアの chainin 信号に接続します。

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レベル 2 の表題