PCI Expressのマルチチャネル DMA インテル® FPGA IPユーザー ガイド

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ID 683821
日付 4/20/2022
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ドキュメント目次
ドキュメント目次 x
1. 始める前に 2. はじめに 3. 機能の説明 4. ASインターフェイスの概要 5. パラメーター (H タイル) 6. パラメーター (P タイルと F タイル) 7. IP コアを使用したデザイン 8. ソフトウェア・プログラミング・モデル 9. レジスター 10. トラブルシューティング/デバッグ 11. Fタイル Avalon ストリーミング・インテル FPGA IP for PCI Expressユーザーガイドのアーカイブ 12. マルチチャネル DMA インテル FPGA IP for PCI Express ユーザーガイドの改訂履歴
1. 始める前に x
1.1. 用語と頭字語 1.2. 既知の問題
2. はじめに x
2.1. PCI Express 機能用のマルチチャネル DMA IP 2.2. デバイス・ファミリー・サポート 2.3. 推奨されるスピード・グレード 2.4. リソース使用率 2.5. リリース情報
2.1. PCI Express 機能用のマルチチャネル DMA IP x
2.1.1. Endpoint モード 2.1.2. Root Portモード
3. 機能の説明 x
3.1. マルチ・チャネルDMA 3.2. バーストAvalon Master (BAM) BAR 3.3. バースト Avalon-MM スレーブ (BAS) 3.4. コンフィギュレーション・スレーブ 3.5. ハード IPリコンフィグレーションのインターフェイス 3.6. コンフィグレーション TL インターフェイス 3.7. コンフィグレーション・インターセプト・インターフェイス (EP のみ) 3.8. Data Mover Only
3.1. マルチ・チャネルDMA x
3.1.1. 書き込みデータムーバー 3.1.2. D2Hデータムーバー 3.1.3. ディスクリプター 3.1.4. Avalon-MMトライステート・マスター 3.1.5. Avalon-MM 書き込み (H2D) および読み出し (D2H) マスター 3.1.6. Avalon-ST ソース (H2D) およびシンク (D2H) 3.1.7. MSI-Xの実装 3.1.8. ユーザーのFunctional Level Reset (FLR) 3.1.9. コントロール・レジスター
3.1.2. D2Hデータムーバー x
3.1.2.1. D2H ディスクリプター・フェッチ
3.1.3. ディスクリプター x
3.1.3.1. メタデータのサポート 3.1.3.2. MSI-Xの機能
3.1.6. Avalon-ST ソース (H2D) およびシンク (D2H) x
3.1.6.1. Avalon-ST 4 ポートモード 3.1.6.2. Avalon-ST 1 ポートモード 3.1.6.3. パケット（ファイル）境界 3.1.6.4. メタデータ
3.8. Data Mover Only x
3.8.1. 書き込みデータムーバー 3.8.2. 書き込みデータムーバー 3.8.3. アプリケーション固有のビット
3.8.1. 書き込みデータムーバー x
3.8.1.1. H2D ディスクリプター形式 (h2ddm_desc) 3.8.1.2. H2D ディスクリプター補完パケット形式 (h2ddm_desc_cmpl) 3.8.1.3. H2D ディスクリプター・ステータス (h2ddm_desc_status)
3.8.2. 書き込みデータムーバー x
3.8.2.1. D2H ディスクリプター形式 (d2hdm_desc) 3.8.2.2. D2H ディスクリプター・ステータス (d2hdm_desc_status)
4. ASインターフェイスの概要 x
4.1. ポートリスト 4.2. クロック 4.3. リセット 4.4. マルチ・チャネルDMA 4.5. バーストAvalon Master (BAM) インターフェイズ 4.6. バースト Avalon-MM スレーブ (BAS) インターフェイス 4.7. Config Slaveのインターフェイス (RP のみ) 4.8. ハードIPリコンフィグレーション・インターフェイス 4.9. Config TLのインターフェイス 4.10. Configuration Interceptのインターフェイス (EP のみ) 4.11. ユーザーのFunctional Level Reset (FLR) 4.12. ユーザー イベント MSI-X 要求インターフェイス 4.13. データ・ムーバー・インターフェイス 4.14. ハードIPステータス・インターフェイス
4.1. ポートリスト x
4.1.1. ポートリスト (H タイル) 4.1.2. ポートリスト (P タイルおよび F タイル)
4.4. マルチ・チャネルDMA x
4.4.1. Avalon-MM PIOマスター 4.4.2. Avalon-MMライト・マスター(H2D) 4.4.3. Avalon-MM リードマスター (D2H) 4.4.4. Avalon-STソース(H2D) 4.4.5. Avalon-STシンク(D2H) 4.4.6. ユーザーMSIインターフェイス 4.4.7. ユーザーFLRインターフェイス
4.13. データ・ムーバー・インターフェイス x
4.13.1. H2D データ・ムーバー・インターフェイス 4.13.2. D2H Data Moverのインターフェイス
5. パラメーター (H タイル) x
5.1. IPの設定 5.2. デザイン例
5.1. IPの設定 x
5.1.1. システムの設定 5.1.2. MCDMAの設定 5.1.3. デバイス識別レジスター 5.1.4. マルチファンクションとSR-IOVのシステム設定パラメーター【エンドポイントのモード】 5.1.5. Configuration, Debug and Extension Options 5.1.6. PHY特性 5.1.7. PCI Express/PCI* の機能パラメーター
5.1.7. PCI Express/PCI* の機能パラメーター x
5.1.7.1. デバイス 5.1.7.2. リンク 5.1.7.3. MSI-X 5.1.7.4. パワー・マネジメント 5.1.7.5. Vendor Specific Extended Capability (VSEC)
6. パラメーター (P タイルと F タイル) x
6.1. IP設定 6.2. PCIe0の設定 6.3. デザイン例
6.1. IP設定 x
6.1.1. デバッグ・レベルの設定
6.2. PCIe0の設定 x
6.2.1. ベース・アドレス・レジスター 6.2.2. PCIe0のコンフィグレーション、デバッグ、および拡張オプション 6.2.3. デバイス識別レジスター 6.2.4. PCIe0 PCI Express / PCI 機能パラメーター 6.2.5. MCDMA 設定
6.2.3. デバイス識別レジスター x
6.2.3.1. PCIe0/PF0、R24C 6.2.3.2. PCIe0 PF0 VF ID
6.2.4. PCIe0 PCI Express / PCI 機能パラメーター x
6.2.4.1. PCIe0デバイス 6.2.4.2. PCIe0 リンク 6.2.4.3. MSI-Xの実装 6.2.4.4. PCIe0 DEV SER 6.2.4.5. PCIe0 PRS 6.2.4.6. PCIe0 ACS 機能 6.2.4.7. PCIe0 ATS 6.2.4.8. PCIe0 TPH
6.2.4.6. PCIe0 ACS 機能 x
6.2.4.6.1. 物理機能用 PCIe0 ACS 6.2.4.6.2. 仮想機能用 PCIe0 ACS
6.2.4.7. PCIe0 ATS x
6.2.4.7.1. 物理機能用 PCIe0 ATS 6.2.4.7.2. 仮想機能用 PCIe0 ATS
6.2.4.8. PCIe0 TPH x
6.2.4.8.1. 物理機能用 PCIe0 TPH 6.2.4.8.2. 仮想機能用の PCIe0 TPH
7. IP コアを使用したデザイン x
7.1. IPコアから 7.2. IPテストベンチのシミュレーション 7.3. IPコアの生成された出力 (インテルQuartus Primeプロ・エディション) 7.4. システムの統合と実装
7.4. システムの統合と実装 x
7.4.1. 必要なサポート IP
8. ソフトウェア・プログラミング・モデル x
8.1. マルチチャネル DMA IP カスタムドライバー 8.2. マルチチャネル DMA IP DPDK ポーリング・モード・ベースのドライバー 8.3. マルチチャネル DMA IP カーネルモードのキャラクター・デバイス・ドライバー 8.4. マルチチャネル DMA IP カーネル・モード・ネットワークのデバイス ドライバー
8.1. マルチチャネル DMA IP カスタムドライバー x
8.1.1. アーキテクチャー 8.1.2. libmqdma ライブラリーの詳細 8.1.3. 適用 8.1.4. デザインのソフトウェア・フロー 8.1.5. API フロー 8.1.6. libmqdma ライブラリーAPI リスト 8.1.7. リクエスト構造
8.1.2. libmqdma ライブラリーの詳細 x
8.1.2.1. チャネルの初期化 8.1.2.2. ディスクリプター・メモリー管理 8.1.2.3. ディスクリプターの完了ステータスの更新
8.1.5. API フロー x
8.1.5.1. 単一ディスクリプターのロードと送信 8.1.5.2. 複数のディスクリプターのロードと送信
8.1.6. libmqdma ライブラリーAPI リスト x
8.1.6.1. ifc_api_start 8.1.6.2. ifc_mcdma_port_by_name 8.1.6.3. ifc_qdma_device_get 8.1.6.4. ifc_num_channels_get 8.1.6.5. ifc_qdma_channel_get 8.1.6.6. ifc_qdma_acquire_channels 8.1.6.7. ifc_qdma_release_all_channels 8.1.6.8. ifc_qdma_device_put 8.1.6.9. ifc_qdma_channel_put 8.1.6.10. ifc_qdma_completion_poll 8.1.6.11. ifc_qdma_request_start 8.1.6.12. ifc_qdma_request_prepare 8.1.6.13. ifc_qdma_descq_queue_batch_load 8.1.6.14. ifc_qdma_request_submit 8.1.6.15. ifc_qdma_pio_read32 8.1.6.16. ifc_qdma_pio_write32 8.1.6.17. ifc_qdma_pio_read64 8.1.6.18. ifc_qdma_pio_write64 8.1.6.19. ifc_qdma_pio_read128 8.1.6.20. ifc_qdma_pio_write128 8.1.6.21. ifc_qdma_pio_read256 8.1.6.22. ifc_qdma_pio_write256 8.1.6.23. ifc_request_malloc 8.1.6.24. ifc_request_free 8.1.6.25. ifc_app_stop 8.1.6.26. ifc_qdma_poll_init 8.1.6.27. ifc_qdma_poll_add 8.1.6.28. ifc_qdma_poll_wait 8.1.6.29. ifc_mcdma_port_by_name
8.2. マルチチャネル DMA IP DPDK ポーリング・モード・ベースのドライバー x
8.2.1. アーキテクチャー 8.2.2. MCDMA ポーリング・モード・ドライバー 8.2.3. DPDK ベースのアプリケーション 8.2.4. リクエスト構造 8.2.5. デザインのソフトウェア・フロー 8.2.6. APIフロー 8.2.7. API リスト
8.2.2. MCDMA ポーリング・モード・ドライバー x
8.2.2.1. 完了ステータスの更新 8.2.2.2. メタデータのサポート 8.2.2.3. User MSI-X
8.3. マルチチャネル DMA IP カーネルモードのキャラクター・デバイス・ドライバー x
8.3.1. アーキテクチャー 8.3.2. libmcmem ライブラリ情報 8.3.3. カーネルドライバー情報 8.3.4. Control Messageの構造 8.3.5. ソフトウェア・フロー 8.3.6. API フロー 8.3.7. API リスト
8.3.3. カーネルドライバー情報 x
8.3.3.1. デバイス管理 8.3.3.2. チャネル管理 8.3.3.3. 完了管理
8.3.3.3. 完了管理 x
8.3.3.3.1. Interrupt Mode 8.3.3.3.2. Poll Mode
8.4. マルチチャネル DMA IP カーネル・モード・ネットワークのデバイス ドライバー x
8.4.1. アーキテクチャー 8.4.2. ドライバー情報 8.4.3. デザインのソフトウェア・フロー
8.4.2. ドライバー情報 x
8.4.2.1. 端末管理 8.4.2.2. チャネル管理 8.4.2.3. ディスクリプター・メモリー管理 8.4.2.4. 完了管理 8.4.2.5. ethtool のサポート 8.4.2.6. debugfs のサポート 8.4.2.7. SRIOVのサポート
8.4.3. デザインのソフトウェア・フロー x
8.4.3.1. ホストからデバイスへのフロー 8.4.3.2. デバイスからホストへのフロー
9. レジスター x
9.1. キュー・コントロール (QCSR) 9.2. MSI-X メモリースペース 9.3. Control Register (GCSR)
10. トラブルシューティング/デバッグ x
10.1. デバッグ・ツールキット
10.1. デバッグ・ツールキット x
10.1.1. 概要 10.1.2. P タイルのデバッグ・ツールキットの有効化 10.1.3. P タイル デバッグ・ツールキットの起動 10.1.4. P タイル デバッグ・ツールキットの使用
10.1.4. P タイル デバッグ・ツールキットの使用 x
10.1.4.1. メインビュー 10.1.4.2. ツールキット・パラメーター 10.1.4.3. チャネル・パラメーター 10.1.4.4. Eye Viewer
1. 始める前に
2. はじめに
3. 機能の説明
4. ASインターフェイスの概要
5. パラメーター (H タイル)
6. パラメーター (P タイルと F タイル)
7. IP コアを使用したデザイン
8. ソフトウェア・プログラミング・モデル
9. レジスター
10. トラブルシューティング/デバッグ
11. Fタイル Avalon ストリーミング・インテル FPGA IP for PCI Expressユーザーガイドのアーカイブ
12. マルチチャネル DMA インテル FPGA IP for PCI Express ユーザーガイドの改訂履歴

2.4. リソース使用率

表 5.  インテル Stratix 10 H タイルおよび P タイル PCIe x16 [Avalon-MM インターフェイス]
ユーザーモード リンク会議 DMAチャネル ALM数 ロジック・レジスター数 M20K数
Hタイル Pタイル Hタイル Pタイル Hタイル Pタイル
MCDMA

Hタイル用のPCIe Gen3 x16

Pタイル用のPCIe Gen4 x16

 256 44,034 37,502 109,399 99,491 532 512
BAM_MCDMA

Pタイル用のPCIe Gen4 x16

Hタイル用のPCIe Gen3 x16

 256 48,447 41,835 120,555 110,600 616 596
BAM

Pタイル用のPCIe Gen4 x16

Hタイル用のPCIe Gen3 x16

 N/A 25,162 17,567 53,976 42,111 307 285
BAS

Pタイル用のPCIe Gen4 x16

Hタイル用のPCIe Gen3 x16

 N/A 26,818 20,126 61,369 49,486 257 236
BAM+BAS

Pタイル用のPCIe Gen4 x16

Hタイル用のPCIe Gen3 x16

 N/A 33,655 25,104 78,809 65,025 372 346
表 6.  インテル Stratix 10 H タイルおよび P タイル PCIe x8 [Avalon-MM インターフェイス]
ユーザーモード リンク会議 DMAチャネル ALM 数 ロジック・レジスター数 M20K数
Hタイル Pタイル Hタイル Pタイル Hタイル Pタイル
MCDMA

Hタイル用PCIe Gen3 x8

Pタイル用のPCIe Gen4 x8

 256 22,914 25,822 61,888 69,774 397 372
BAM_MCDMA

Hタイル用PCIe Gen3 x8

Pタイル用のPCIe Gen4 x8

 256 25,329 28,320 68,691 76,285 452 431
BAM

Hタイル用PCIe Gen3 x8

Pタイル用PCIe Gen4 x8

 N/A 8,257 9,938 21,171 27,441 199 177
BAS

Hタイル用PCIe Gen3 x8

Pタイル用PCIe Gen4 x8

 N/A 9,227 11,374 24,973 31,260 169 149
BAM+BAS

Hタイル用PCIe Gen3 x8

Pタイル用PCIe Gen4 x8

 N/A 12,530 14,563 34,508 40,592 248 226
表 7.  インテル Stratix 10 HタイルおよびPタイル PCIe x16 [1ポート Avalon-ST]
ユーザーモード リンク会議 DMAチャネル ALM 数 ロジック・レジスター数 M20K数
Hタイル Pタイル Hタイル Pタイル Hタイル Pタイル
MCDMA

Hタイル用のPCIe Gen3 x16

Pタイル用のPCIe Gen4 x16

 1～32/64 47866/ 50,093/ 52,951 38,634/ 41,181/ 43,852 117470/ 122,854/ 128,771 104793/ 110,305/ 115,833 560/ 578/ 601 536/ 555/ 576
BAM_MCDMA

Hタイル用のPCIe Gen3 x16

Pタイル用のPCIe Gen4 x16

 2 / 32 /64 51976/ 54,300/ 57,132 42,155～43,745/45,118 128208/ 133,935/ 139,874 113,660 / 117,292/ 120,406 643/ 662/ 684 615 / 625/ 638
表 8.  インテル Agilex P タイルおよび F タイル PCIe x16 [Avalon-MM インターフェイス]
ユーザーモード リンク会議 DMAチャネル ALM 数 ロジック・レジスター数 M20K数
Pタイル FタイルEthernet Pタイル FタイルEthernet Pタイル FタイルEthernet
MCDMA Gen4 x16 256 33805 37445 97557 103143 512 521
BAM_MCDMA Gen4 x16 256 38546 42198 108328 113886 595 605
BAM Gen4 x16 N/A 17246 20780 42097 47680 285 295
BAS Gen4 x16 N/A 19164 22677 49327 54854 236 246
BAM+BAS Gen4 x16 N/A 24955 28562 64885 70342 346 356
表 9.  インテル Agilex P タイルおよび F タイル PCIe x8 [Avalon-MM インターフェイス]
ユーザーモード リンク会議 DMAチャネル ALM 数 ロジック・レジスター数 M20K数
Pタイル Fタイル Pタイル Fタイル Pタイル Fタイル
MCDMA Gen4 x8 256 22254 23864 67551 69063 372 383
BAM_MCDMA Gen4 x8 256 24440 26085 74195 75716 431 441
BAM Gen4 x8 N/A 9052 10689 27189 28675 177 187
BAS Gen4 x8 N/A 10331 11907 31029 32514 149 159
BAM+BAS Gen4 x8 N/A 13319 14933 40518 41988 226 236
表 10.  インテル Agilex P タイルおよび F タイル PCIe x16 [1 ポート Avalon-ST]
ユーザーモード リンク会議 DMAチャネル ALM 数 ロジック・レジスター数 M20K数
Pタイル Fタイル Pタイル Fタイル Pタイル Fタイル
MCDMA Gen4 x16 1～32/64 33,913 36373 39480 37,567 / 40,071 / 43,078 102712/ 108,215/ 114,039 108,303 / 113,764 / 119,553 537 554 576 546 / 564 / 587
BAM_MCDMA Gen4 x16 2～32/64 38,247～39,448/41,041 41,880 / 43,115 / 44,686 112,445 / 115,445 / 118,806 118,007 / 120,995 / 124,434 620 / 625 / 639 629 / 636 / 648
表 11.  インテル Agilex P タイルおよび F タイル PCIe x8 [1 ポート Avalon-ST]
ユーザーモード リンク会議 DMAチャネル ALM 数 ロジック・レジスター数 M20K数
Pタイル Fタイル Pタイル Fタイル Pタイル Fタイル
MCDMA Gen4 x8 1～32/64 22,978～25,343/28,399 24,705 / 27,066 / 30,219 72,007 77499 83182 73,565 / 79,005 / 84,731 397 / 413 / 436 407 / 424 / 446
BAM_MCDMA Gen4 x8 2～32/64 24,790～26,083/27,550 26,541 / 27,776 / 29,334 77,532 / 80,585 / 84,057 79,104 / 82,126 / 85,545 455 / 461 / 473 465 / 470 / 483
表 12.  インテル Agilex P タイルおよび F タイル データムーバーのみのユーザーモード
ユーザーモード リンク会議 DMAチャネル ALM 数 ロジック・レジスター数 M20K数
Pタイル Fタイル Pタイル Fタイル Pタイル Fタイル
Data Mover Only Gen4 x16 N/A 31528 41514 83773 91219 522 532

Data Mover Only

 Gen4 x8 N/A 18163 25718 56890 60391 381 391
表 13.  インテル Stratix 10 Pタイルのデータ ムーバーのみのユーザーモード
ユーザーモード リンク・コンフィグレーション DMAチャネル ALM 数 ロジック・レジスター M20K数
Data Mover Only Gen4 x16 N/A 33214 84200 522

Data Mover Only

 Gen4 x8 N/A 21149 57077 381
レベル 2 の表題