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4.1. ポートリスト
4.2. クロック
4.3. リセット
4.4. マルチ・チャネルDMA
4.5. バーストAvalon Master (BAM) インターフェイズ
4.6. バースト Avalon-MM スレーブ (BAS) インターフェイス
4.7. Config Slaveのインターフェイス (RP のみ)
4.8. ハードIPリコンフィグレーション・インターフェイス
4.9. Config TLのインターフェイス
4.10. Configuration Interceptのインターフェイス (EP のみ)
4.11. ユーザーのFunctional Level Reset (FLR)
4.12. ユーザー イベント MSI-X 要求インターフェイス
4.13. データ・ムーバー・インターフェイス
4.14. ハードIPステータス・インターフェイス
8.1.6.1. ifc_api_start
8.1.6.2. ifc_mcdma_port_by_name
8.1.6.3. ifc_qdma_device_get
8.1.6.4. ifc_num_channels_get
8.1.6.5. ifc_qdma_channel_get
8.1.6.6. ifc_qdma_acquire_channels
8.1.6.7. ifc_qdma_release_all_channels
8.1.6.8. ifc_qdma_device_put
8.1.6.9. ifc_qdma_channel_put
8.1.6.10. ifc_qdma_completion_poll
8.1.6.11. ifc_qdma_request_start
8.1.6.12. ifc_qdma_request_prepare
8.1.6.13. ifc_qdma_descq_queue_batch_load
8.1.6.14. ifc_qdma_request_submit
8.1.6.15. ifc_qdma_pio_read32
8.1.6.16. ifc_qdma_pio_write32
8.1.6.17. ifc_qdma_pio_read64
8.1.6.18. ifc_qdma_pio_write64
8.1.6.19. ifc_qdma_pio_read128
8.1.6.20. ifc_qdma_pio_write128
8.1.6.21. ifc_qdma_pio_read256
8.1.6.22. ifc_qdma_pio_write256
8.1.6.23. ifc_request_malloc
8.1.6.24. ifc_request_free
8.1.6.25. ifc_app_stop
8.1.6.26. ifc_qdma_poll_init
8.1.6.27. ifc_qdma_poll_add
8.1.6.28. ifc_qdma_poll_wait
8.1.6.29. ifc_mcdma_port_by_name
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3.1.9. コントロール・レジスター
PCI Express 用のマルチチャネル DMA IP は、PCIe BAR0 に内部的にマップされる 4 MB のコントロール・レジスター空間を提供します。コントロール・レジスター・ブロックには、DMA 操作をサポートするために必要なすべてのレジスターが含まれています。これには、個々のキュー制御用の QCSR スペース、割り込み生成用の MSI-X、および一般的なグローバル情報用の GCSR が含まれます。
次の表は、BAR0 を介して PCIe コンフィグレーション・スペース内の各機能にマップされた 4MB スペースを示しています。
アドレス空間 | 範囲 | サイズ | 説明 |
---|---|---|---|
QCSR (D2H、H2D) | 22'h00_0000 - 22'h0F_FFFF | 1MB | 個々のキュー制御およびステータスレジスター、最大 2048 D2H および 2048 H2D キュー |
MSI-X (Table and PBA) | 22'h10_0000 - 22'h1F_FFFF | 1MB | MSI-X テーブルと PBA スペース |
GCSR | 22'h20_0000 - 22'h2F_FFFF | 1MB | 一般的な DMA 制御およびステータスレジスター。PF0のみ。 |
Reserved | 22'h30_0000 – 22'h3F_FFFF | 1MB | 予約済み |
注: ライブラリーについて詳しくは、Control Register (GCSR)を参照してください。