インテルのみ表示可能 — GUID: pis1593481713202
Ixiasoft
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3.1.4. Avalon-MMトライステート・マスター
Avalon-MM PIO マスターは DMA ブロックをバイパスし、ホストがユーザーロジックの CSR レジスターに対して MMIO 読み出し/書き込みを行う方法を提供します。 PCIe BAR2 は Avalon-MM PIO マスターにマップされます。 BAR2 をターゲットとする TLP はすべてユーザーロジックに転送されます。 PIO インターフェイスをターゲットとする TLP アドレスは、8 バイトにアラインされている必要があります。 PIO インターフェイスは、非バースト 64 ビット書き込みおよび読み出し転送をサポートします。
Avalon-MM PIO マスターは、IP Parameter Editor GUI のMCDMA SettingsでMulti Channel DMAのユーザーモードを選択した場合にのみ存在します。Avalon-MM PIO マスターは、選択したインターフェイス・タイプ (Avalon-ST/Avalon-MM) に関係なく、常に存在します。
PIOインターフェイス・アドレス・マッピングは次のとおりです。 PIO address = {vf_active, pf [PF_NUM_W-1:0], vf [VF_NUM_W-1:0], address}
- vf_active:SRIOVが有効であることを示します。
- pf [PF_NUM_W-1:0]: HIP から受信した PCIe ヘッダーからデコードされた物理機能番号。 ($clog2(PFの数)) である PF_NUM_W は、マルチチャネル DMA IP が Avalon-MM 側で必要な数のビットのみを割り当てて、ユーザー・インターフェイスのワイヤ数を制限するようにユーザーが選択した RTL デザイン・パラメーターです。
- vf [VF_NUM_W-1:0]: HIP から受信した PCIe ヘッダーからデコードされた仮想機能番号。 ($clog2(PFの数)) である VF_NUM_W は、マルチチャネル DMA IP が Avalon-MM 側で必要な数のビットのみを割り当てて、ユーザー・インターフェイスのワイヤ数を制限するようにユーザーが選択した RTL デザイン・パラメーターです。
- address: すべての機能 (PF および VF) で要求される BAR2 サイズに必要なビット数 例: BAR2 が 4 MB として選択されている場合、アドレスサイズは 22 ビットです。