PCI Expressのマルチチャネル DMA インテル® FPGA IPユーザー ガイド

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ID 683821
日付 4/20/2022
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ドキュメント目次
ドキュメント目次 x
1. 始める前に 2. はじめに 3. 機能の説明 4. ASインターフェイスの概要 5. パラメーター (H タイル) 6. パラメーター (P タイルと F タイル) 7. IP コアを使用したデザイン 8. ソフトウェア・プログラミング・モデル 9. レジスター 10. トラブルシューティング/デバッグ 11. Fタイル Avalon ストリーミング・インテル FPGA IP for PCI Expressユーザーガイドのアーカイブ 12. マルチチャネル DMA インテル FPGA IP for PCI Express ユーザーガイドの改訂履歴
1. 始める前に x
1.1. 用語と頭字語 1.2. 既知の問題
2. はじめに x
2.1. PCI Express 機能用のマルチチャネル DMA IP 2.2. デバイス・ファミリー・サポート 2.3. 推奨されるスピード・グレード 2.4. リソース使用率 2.5. リリース情報
2.1. PCI Express 機能用のマルチチャネル DMA IP x
2.1.1. Endpoint モード 2.1.2. Root Portモード
3. 機能の説明 x
3.1. マルチ・チャネルDMA 3.2. バーストAvalon Master (BAM) BAR 3.3. バースト Avalon-MM スレーブ (BAS) 3.4. コンフィギュレーション・スレーブ 3.5. ハード IPリコンフィグレーションのインターフェイス 3.6. コンフィグレーション TL インターフェイス 3.7. コンフィグレーション・インターセプト・インターフェイス (EP のみ) 3.8. Data Mover Only
3.1. マルチ・チャネルDMA x
3.1.1. 書き込みデータムーバー 3.1.2. D2Hデータムーバー 3.1.3. ディスクリプター 3.1.4. Avalon-MMトライステート・マスター 3.1.5. Avalon-MM 書き込み (H2D) および読み出し (D2H) マスター 3.1.6. Avalon-ST ソース (H2D) およびシンク (D2H) 3.1.7. MSI-Xの実装 3.1.8. ユーザーのFunctional Level Reset (FLR) 3.1.9. コントロール・レジスター
3.1.2. D2Hデータムーバー x
3.1.2.1. D2H ディスクリプター・フェッチ
3.1.3. ディスクリプター x
3.1.3.1. メタデータのサポート 3.1.3.2. MSI-Xの機能
3.1.6. Avalon-ST ソース (H2D) およびシンク (D2H) x
3.1.6.1. Avalon-ST 4 ポートモード 3.1.6.2. Avalon-ST 1 ポートモード 3.1.6.3. パケット（ファイル）境界 3.1.6.4. メタデータ
3.8. Data Mover Only x
3.8.1. 書き込みデータムーバー 3.8.2. 書き込みデータムーバー 3.8.3. アプリケーション固有のビット
3.8.1. 書き込みデータムーバー x
3.8.1.1. H2D ディスクリプター形式 (h2ddm_desc) 3.8.1.2. H2D ディスクリプター補完パケット形式 (h2ddm_desc_cmpl) 3.8.1.3. H2D ディスクリプター・ステータス (h2ddm_desc_status)
3.8.2. 書き込みデータムーバー x
3.8.2.1. D2H ディスクリプター形式 (d2hdm_desc) 3.8.2.2. D2H ディスクリプター・ステータス (d2hdm_desc_status)
4. ASインターフェイスの概要 x
4.1. ポートリスト 4.2. クロック 4.3. リセット 4.4. マルチ・チャネルDMA 4.5. バーストAvalon Master (BAM) インターフェイズ 4.6. バースト Avalon-MM スレーブ (BAS) インターフェイス 4.7. Config Slaveのインターフェイス (RP のみ) 4.8. ハードIPリコンフィグレーション・インターフェイス 4.9. Config TLのインターフェイス 4.10. Configuration Interceptのインターフェイス (EP のみ) 4.11. ユーザーのFunctional Level Reset (FLR) 4.12. ユーザー イベント MSI-X 要求インターフェイス 4.13. データ・ムーバー・インターフェイス 4.14. ハードIPステータス・インターフェイス
4.1. ポートリスト x
4.1.1. ポートリスト (H タイル) 4.1.2. ポートリスト (P タイルおよび F タイル)
4.4. マルチ・チャネルDMA x
4.4.1. Avalon-MM PIOマスター 4.4.2. Avalon-MMライト・マスター(H2D) 4.4.3. Avalon-MM リードマスター (D2H) 4.4.4. Avalon-STソース(H2D) 4.4.5. Avalon-STシンク(D2H) 4.4.6. ユーザーMSIインターフェイス 4.4.7. ユーザーFLRインターフェイス
4.13. データ・ムーバー・インターフェイス x
4.13.1. H2D データ・ムーバー・インターフェイス 4.13.2. D2H Data Moverのインターフェイス
5. パラメーター (H タイル) x
5.1. IPの設定 5.2. デザイン例
5.1. IPの設定 x
5.1.1. システムの設定 5.1.2. MCDMAの設定 5.1.3. デバイス識別レジスター 5.1.4. マルチファンクションとSR-IOVのシステム設定パラメーター【エンドポイントのモード】 5.1.5. Configuration, Debug and Extension Options 5.1.6. PHY特性 5.1.7. PCI Express/PCI* の機能パラメーター
5.1.7. PCI Express/PCI* の機能パラメーター x
5.1.7.1. デバイス 5.1.7.2. リンク 5.1.7.3. MSI-X 5.1.7.4. パワー・マネジメント 5.1.7.5. Vendor Specific Extended Capability (VSEC)
6. パラメーター (P タイルと F タイル) x
6.1. IP設定 6.2. PCIe0の設定 6.3. デザイン例
6.1. IP設定 x
6.1.1. デバッグ・レベルの設定
6.2. PCIe0の設定 x
6.2.1. ベース・アドレス・レジスター 6.2.2. PCIe0のコンフィグレーション、デバッグ、および拡張オプション 6.2.3. デバイス識別レジスター 6.2.4. PCIe0 PCI Express / PCI 機能パラメーター 6.2.5. MCDMA 設定
6.2.3. デバイス識別レジスター x
6.2.3.1. PCIe0/PF0、R24C 6.2.3.2. PCIe0 PF0 VF ID
6.2.4. PCIe0 PCI Express / PCI 機能パラメーター x
6.2.4.1. PCIe0デバイス 6.2.4.2. PCIe0 リンク 6.2.4.3. MSI-Xの実装 6.2.4.4. PCIe0 DEV SER 6.2.4.5. PCIe0 PRS 6.2.4.6. PCIe0 ACS 機能 6.2.4.7. PCIe0 ATS 6.2.4.8. PCIe0 TPH
6.2.4.6. PCIe0 ACS 機能 x
6.2.4.6.1. 物理機能用 PCIe0 ACS 6.2.4.6.2. 仮想機能用 PCIe0 ACS
6.2.4.7. PCIe0 ATS x
6.2.4.7.1. 物理機能用 PCIe0 ATS 6.2.4.7.2. 仮想機能用 PCIe0 ATS
6.2.4.8. PCIe0 TPH x
6.2.4.8.1. 物理機能用 PCIe0 TPH 6.2.4.8.2. 仮想機能用の PCIe0 TPH
7. IP コアを使用したデザイン x
7.1. IPコアから 7.2. IPテストベンチのシミュレーション 7.3. IPコアの生成された出力 (インテルQuartus Primeプロ・エディション) 7.4. システムの統合と実装
7.4. システムの統合と実装 x
7.4.1. 必要なサポート IP
8. ソフトウェア・プログラミング・モデル x
8.1. マルチチャネル DMA IP カスタムドライバー 8.2. マルチチャネル DMA IP DPDK ポーリング・モード・ベースのドライバー 8.3. マルチチャネル DMA IP カーネルモードのキャラクター・デバイス・ドライバー 8.4. マルチチャネル DMA IP カーネル・モード・ネットワークのデバイス ドライバー
8.1. マルチチャネル DMA IP カスタムドライバー x
8.1.1. アーキテクチャー 8.1.2. libmqdma ライブラリーの詳細 8.1.3. 適用 8.1.4. デザインのソフトウェア・フロー 8.1.5. API フロー 8.1.6. libmqdma ライブラリーAPI リスト 8.1.7. リクエスト構造
8.1.2. libmqdma ライブラリーの詳細 x
8.1.2.1. チャネルの初期化 8.1.2.2. ディスクリプター・メモリー管理 8.1.2.3. ディスクリプターの完了ステータスの更新
8.1.5. API フロー x
8.1.5.1. 単一ディスクリプターのロードと送信 8.1.5.2. 複数のディスクリプターのロードと送信
8.1.6. libmqdma ライブラリーAPI リスト x
8.1.6.1. ifc_api_start 8.1.6.2. ifc_mcdma_port_by_name 8.1.6.3. ifc_qdma_device_get 8.1.6.4. ifc_num_channels_get 8.1.6.5. ifc_qdma_channel_get 8.1.6.6. ifc_qdma_acquire_channels 8.1.6.7. ifc_qdma_release_all_channels 8.1.6.8. ifc_qdma_device_put 8.1.6.9. ifc_qdma_channel_put 8.1.6.10. ifc_qdma_completion_poll 8.1.6.11. ifc_qdma_request_start 8.1.6.12. ifc_qdma_request_prepare 8.1.6.13. ifc_qdma_descq_queue_batch_load 8.1.6.14. ifc_qdma_request_submit 8.1.6.15. ifc_qdma_pio_read32 8.1.6.16. ifc_qdma_pio_write32 8.1.6.17. ifc_qdma_pio_read64 8.1.6.18. ifc_qdma_pio_write64 8.1.6.19. ifc_qdma_pio_read128 8.1.6.20. ifc_qdma_pio_write128 8.1.6.21. ifc_qdma_pio_read256 8.1.6.22. ifc_qdma_pio_write256 8.1.6.23. ifc_request_malloc 8.1.6.24. ifc_request_free 8.1.6.25. ifc_app_stop 8.1.6.26. ifc_qdma_poll_init 8.1.6.27. ifc_qdma_poll_add 8.1.6.28. ifc_qdma_poll_wait 8.1.6.29. ifc_mcdma_port_by_name
8.2. マルチチャネル DMA IP DPDK ポーリング・モード・ベースのドライバー x
8.2.1. アーキテクチャー 8.2.2. MCDMA ポーリング・モード・ドライバー 8.2.3. DPDK ベースのアプリケーション 8.2.4. リクエスト構造 8.2.5. デザインのソフトウェア・フロー 8.2.6. APIフロー 8.2.7. API リスト
8.2.2. MCDMA ポーリング・モード・ドライバー x
8.2.2.1. 完了ステータスの更新 8.2.2.2. メタデータのサポート 8.2.2.3. User MSI-X
8.3. マルチチャネル DMA IP カーネルモードのキャラクター・デバイス・ドライバー x
8.3.1. アーキテクチャー 8.3.2. libmcmem ライブラリ情報 8.3.3. カーネルドライバー情報 8.3.4. Control Messageの構造 8.3.5. ソフトウェア・フロー 8.3.6. API フロー 8.3.7. API リスト
8.3.3. カーネルドライバー情報 x
8.3.3.1. デバイス管理 8.3.3.2. チャネル管理 8.3.3.3. 完了管理
8.3.3.3. 完了管理 x
8.3.3.3.1. Interrupt Mode 8.3.3.3.2. Poll Mode
8.4. マルチチャネル DMA IP カーネル・モード・ネットワークのデバイス ドライバー x
8.4.1. アーキテクチャー 8.4.2. ドライバー情報 8.4.3. デザインのソフトウェア・フロー
8.4.2. ドライバー情報 x
8.4.2.1. 端末管理 8.4.2.2. チャネル管理 8.4.2.3. ディスクリプター・メモリー管理 8.4.2.4. 完了管理 8.4.2.5. ethtool のサポート 8.4.2.6. debugfs のサポート 8.4.2.7. SRIOVのサポート
8.4.3. デザインのソフトウェア・フロー x
8.4.3.1. ホストからデバイスへのフロー 8.4.3.2. デバイスからホストへのフロー
9. レジスター x
9.1. キュー・コントロール (QCSR) 9.2. MSI-X メモリースペース 9.3. Control Register (GCSR)
10. トラブルシューティング/デバッグ x
10.1. デバッグ・ツールキット
10.1. デバッグ・ツールキット x
10.1.1. 概要 10.1.2. P タイルのデバッグ・ツールキットの有効化 10.1.3. P タイル デバッグ・ツールキットの起動 10.1.4. P タイル デバッグ・ツールキットの使用
10.1.4. P タイル デバッグ・ツールキットの使用 x
10.1.4.1. メインビュー 10.1.4.2. ツールキット・パラメーター 10.1.4.3. チャネル・パラメーター 10.1.4.4. Eye Viewer
1. 始める前に
2. はじめに
3. 機能の説明
4. ASインターフェイスの概要
5. パラメーター (H タイル)
6. パラメーター (P タイルと F タイル)
7. IP コアを使用したデザイン
8. ソフトウェア・プログラミング・モデル
9. レジスター
10. トラブルシューティング/デバッグ
11. Fタイル Avalon ストリーミング・インテル FPGA IP for PCI Expressユーザーガイドのアーカイブ
12. マルチチャネル DMA インテル FPGA IP for PCI Express ユーザーガイドの改訂履歴

9.1. キュー・コントロール (QCSR)

QCSR スペースには、キュー・コントロールおよびステータス情報が含まれます。この 1 MB のレジスタースペースは、最大 2048 の H2D および 2048 の D2H キューをサポートでき、各キューには 256 バイトのレジスタースペースが割り当てられます。各機能に割り当てられるメモリースペースは、各機能がすべての DMA チャネルを割り当てるのに十分です。ただし、実際の数は、IP 生成時に入力されたパラメーターによって異なります。

アドレス [7:0] : キューのレジスター

アドレス [18:8]: キュー番号

アドレス [6:19]: 0'D2H: H2D

次のレジスターは、H2D/D2H キュー用に定義されています。H2DとD2Hのベース アドレスは異なりますが、レジスター (H2D と D2H) のアドレス オフセットは同じです。

表 144.  キュー・コントロールのレジスター
レジスター名 アドレスオフセット アクセスタイプ 詳細
Q_CTRL 8’h00 読出/書込 コントロール・レジスター
RESERVED 8’h04   予約済み
Q_START_ADDR_L 8’h08 読出/書込 システムメモリー内のキュー・ベース・アドレスの下位 32 ビット。これは、ディスクリプターを含む 4KB ページのリンクリストの先頭です。
Q_START_ADDR_H 8’h0C 読出/書込 システムメモリー内のキュー・ベース・アドレスの上位32ビット。これは、ディスクリプターを含む 4KB ページのリンクリストの先頭です。
Q_SIZE 8’h10 読出/書込 キュー内の最大エントリ数。 2の累乗のみ。
Q_TAIL_POINTER 8’h14 読出/書込 ホストメモリー内の最後の有効なディスクリプター・キュー エントリーへの現在のポインター。
Q_HEAD_POINTER 8’h18 読み出し専用 フェッチされた最後のディスクリプターへの現在のポインター。ディスクリプター・フェッチ エンジンによって更新されます。
Q_COMPLETED_POINTER 8’h1C 読み出し専用 DMA が完了した後に最後に完了したポインター。ライトバックが無効になっている場合、ソフトウェアはこれをポーリングしてステータスを取得できます。
Q_CONSUMED_HEAD_ADDR_L 8’h20 読出/書込 リング消費ポインタが格納されているシステムアドレスの下位32ビット。このアドレスは、消費されたポインターの書き戻しに使用されます。
Q_CONSUMED_HEAD_ADDR_H 8’h24 読出/書込 リング消費ポインタが格納されるシステムアドレスの上位32ビット。このアドレスは、消費されたポインターの書き戻しに使用されます。
Q_BATCH_DELAY 8’h28 読出/書込 フェッチの効率を最大化するために、前のフェッチからの経過時間がこのレジスターの遅延値を超えるまで、ディスクリプターのフェッチを遅らせます。
RESERVED 8’h2C   予約済み
RESERVED 18’h30   予約済み
RESERVED 8’h34   予約済み
Q_DEBUG_STATUS_1 8’h38 RO 予約済み
Q_DEBUG_STATUS_2 8’h3C RO 予約済み
Q_DEBUG_STATUS_3 8’h40 RO 予約済み
Q_PYLD_CNT 8’h44 読出/書込

20 ビットのペイロード・カウント。 DMA ペイロード・サイズ (バイト単位) で、64 バイト アラインされている必要があります。最大 1 MB。20'h0 は 1 MB を示します。このレジスターに設定された値は、各チャネルのディスクリプターの PYLD_CNT フィールドに入力するためにホスト SW によって使用される値と同じでなければなりません。 D2H AVST 1 ポート・モードにのみ適用されます。他のすべてのモードでは未使用です。

Q_RESET 8’h48 読出/書込

このレジスターに 1'b1 を書き込むことでキューのリセットを要求し、リセットがハードウェアによって完了したときに 1'b0 の値をポーリングします。キューのリセットが完了すると、ハードウェアはこのビットをクリアします。 VF の FLR リセットが検出されると、同様のプロセスが発生します。

次のレジスターは、実装された H2D および D2H キューごとに定義されています。各 H2D/D2H の合計 QCSR アドレス空間は 256B で、8 ビットのアドレスが必要です。

表 145.   Q_CTRL (Offset 8’h0)
ビット[31:0]: フィールド名 読出/書込 デフォルト 説明
[31:10] rsvd     予約済み。
[9] q_intr_en 読出/書込 0 設定されている場合、完了時に MSI-X 割り込みを生成します。
[8] q_wb_ja 読出/書込 0 設定されている場合、完了時にライトバックを行います。
[7:1] rsvd     予約済み。
[0] q_en 読出/書込 0 有効。有効にすると、DMA は保留中のディスクリプターのフェッチと実行を開始します。
表 146.   Q_START_ADDR_L (Offset 8’h8)
ビット[31:0]: フィールド名 読出/書込 デフォルト 説明
[31:0] q_strt_addr_l 読出/書込 0 ソフトウェアがディスクリプター・リング・バッファーを割り当てた後、割り当てられた下位 32 ビット アドレスをこのレジスターに書き込みます。ディスクリプター・フェッチ・エンジンは、このアドレスと保留中のヘッド/テール ポインタを使用してディスクリプターをフェッチします。
表 147.   Q_START_ADDR_H (Offset 8’hC)
ビット[31:0]: フィールド名 R/W デフォルト 説明
[31:0] q_strt_addr_h 読出/書込 0 ソフトウェアがディスクリプター・リング・バッファーを割り当てた後、割り当てられた上位 32 ビットアドレスをこのレジスターに書き込みます。ディスクリプター・フェッチ エンジンは、このアドレスと保留中のヘッド/テール ポインタを使用してディスクリプターをフェッチします。
表 148.   Q_SIZE (Offset 8’h10)
ビット[31:0]: フィールド名 R/W デフォルト 説明
[31:5] rsvd     予約済み。
[4:0] q_size 読出/書込 1 ディスクリプター・リングのサイズ (2 の累乗、最大値 16)。単位はディスクリプターの数です。不正な値が書き込まれた場合、ハードウェアはデフォルトで値 1 を使用します。値 1 は、キュー サイズが 2 (2^1) であることを意味します。値は 16 (0x10) で、キュー サイズが 64K (2^16) であることを意味します。
表 149.   Q_TAIL_POINTER (Offset 8’h14)
ビット[31:0]: フィールド名 R/W デフォルト 説明
[31:16] rsvd     予約済み。
[15:0] q_tl_ptr 読出/書込 0 ソフトウェアは、ディスクリプター・バッファーに最後の有効なディスクリプターを設定した後、実行準備が整った最後の (テール) 有効なディスクリプターの位置をこのレジスターにプログラムします。 DMA ディスクリプター・エンジンは、バッファーからこの位置までのディスクリプターをフェッチします。
表 150.   Q_HEAD_POINTER (Offset 8’h18)
ビット[31:0]: フィールド名 読出/書込 デフォルト 説明
[31:16] rsvd     予約済み。
[15:0] q_hd_ptr 読出/書込 0 DMA ディスクリプター・フェッチ エンジンは、ディスクリプター・バッファーからテール ポインターまでディスクリプターをフェッチした後、最後にフェッチしたディスクリプター位置でこのレジスターを更新します。フェッチエンジンは、ヘッド ポインターとテールポインターが等しくない場合にのみディスクリプターをフェッチします。
表 151.   Q_COMPLETED_POINTER (Offset 8’h1C)
ビット[31:0]: フィールド名 R/W デフォルト 説明
[31:16] rsvd     予約済み。
[15:0] q_cml_ptr 読出/書込 0 このレジスターはハードウェアによって更新され、DMA が完了した最後のディスクリプター位置 (ポインタ) を格納します。これは、そのディスクリプターと以前のディスクリプターのすべてのデータが目的の宛先に到着したことを示します。ソフトウェアはこのレジスターをポーリングして、特定のキューの DMA のステータスを確認できます。
表 152.   Q_CONSUMED_HEAD_ADDR_L (Offset 8’h20)
ビット[31:0]: フィールド名 読出/書込 デフォルト 説明
[31:0] q_cnsm_hd_addr_l 読出/書込 0 ソフトウェアは、ライト・バック・ビットが有効なディスクリプターの DMA が完了した後にライトバックがターゲットとする下位 32 ビットアドレス位置を使用して、このレジスターをプログラムします。
表 153.   Q_CONSUMED_HEAD_ADDR_H (Offset 8’h24)
ビット[31:0]: フィールド名 読出/書込 デフォルト 説明
[31:0] q_cnsm_hd_addr_h 読出/書込 0 ソフトウェアは、一連のディスクリプターの DMA が完了した後にライトバックがターゲットとする上位 32 ビット アドレス位置を使用して、このレジスターをプログラムします。
表 154.   Q_BATCH_DELAY (Offset 8’h28)
ビット[31:0]: フィールド名 読出/書込 デフォルト 説明
[31:20] rsvd     予約済み。
[19:0] q_batch_dscr_delay 読出/書込 0 ソフトウェアは、ディスクリプターのフェッチ間の時間でこのレジスターをプログラムします。各単位は 2ns です。
表 155.   Q_PYLD_CNT register (offset 8'h44)
ビット[31:0]: フィールド名 読出/書込 デフォルト 説明
[31:20] rsvd     予約済み。
[19:0] q_pyld_cnt 読出/書込 0

20 ビットのペイロード・カウント。 DMA ペイロード・サイズ (バイト単位)。最大 1 MB。20'h0 は 1 MB を示します。この値は、ディスクリプターのペイロード・カウント フィールドに設定されている値と同じである必要があります。 D2H AVST 1 ポート・モードにのみ適用されます。他のすべてのモードでは未使用です。

表 156.   Q_RESET (Offset 8’h48)
ビット[31:0]: フィールド名 R/W デフォルト 説明
[31:1] rsvd     予約済み。
[0] q_reset 読出/書込 0 このレジスターに 1'b1 を書き込むことでキューのリセットを要求し、リセットがハードウェアによって完了したときに 1'b0 の値をポーリングします。キューのリセットが完了すると、ハードウェアはこのビットをクリアします。
レベル 2 の表題