6.1.1. デバッグ・レベルの設定

PCI Expressのマルチチャネル DMA インテル® FPGA IPユーザーガイド

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ID 683821

日付 4/20/2022

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インテルのみ表示可能 — GUID: cpe1593219255385

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6.1.1. デバッグ・レベルの設定

図 20. PCI Express パラメーター・エディタ用のマルチチャネル DMA IP

表 67. デバッグ・レベルの設定
パラメーター	値	デフォルト値	説明
Hard IPモード	Gen4x16, Interface – 512 bit Gen3x16, Interface – 512 bit Gen4x8, Interface – 256 bit Gen3x8, Interface – 256 bit	Gen4x16 = 512ビット	次の要素を選択します。レーンのデータレート。 Gen3およびGen4がサポートされています。これは、PLD クロック周波数パラメーターによって選択されます。 FPGA ファブリックに実装されたハード IP トランザクション層とアプリケーション層の間のデータ・インターフェイスの幅。
Number of PCIe	1	1	MCDMA IP コアの総数を表示します。注: 現在のリリースでは、x8 モードの MCDMA IP は、ハード IP モードに関係なく、単一の MCDMA IP コア (PCIe0) をサポートします。
Port Mode	Native Endpoint Root Port	Native Endpoint	カウンター・タイプを指定します。
Enable Ptile Debug Toolkit	On / Off	Off	JTAG ベースのSystem Consoleのデバッグアクセス用に Pタイルのデバッグ・ツールキットを有効にします。注: このオプションは、この選択では使用できません。
Enable PHY Reconfiguration	On / Off	Off	オンの場合、ソフトウェアが駆動してトランシーバーのリコンフィグレーション・レジスターを更新できる Avalon-MM スレーブ・インターフェースを作成します。専用の Avalon-MM スレーブ・インターフェイスを介したトランシーバー PMA レジスターアクセスを有効にします。注: F タイルでは、このオプションは PMA レジスターアクセスを有効にするという名前に変更されます。
PLD Clock Frequency	500 MHz 450 MHz 400 MHz 350 MHz	350 MHz (Gen4 モードの場合) 250 MHz (Gen3 モードの場合)	アプリケーション・クロックの周波数を選択します。使用可能なオプションは、Hard IP Mode パラメーターの設定によって異なります。 Gen4 モードの場合、使用可能なクロック周波数は 500 MHz / 450 MHz / 400 MHz / 350 MHz (インテル Agilex の場合) 　および 400 MHz / 350 MHz (インテル Stratix 10 DX の場合) です。 Gen3 モードの場合、使用可能なクロック周波数は 250 MHz です (インテル Agilex およびインテル Stratix 10 DX の場合)。　注: F タイルは 450 MHz オプションをサポートしていません。
Enable SRIS Mode	On / Off	Off	独立したスペクトラム拡散クロッキング (SRIS) 機能を使用した個別基準クロックを有効にします。　このオプションを有効にすると、PCIe Settings → PCIe PCI Express/PCI Capabilities → PCIe Link タブの Slot clock configuration オプションが自動的に無効になります。
P-Tile Sim Mode	On / Off	Off	このパラメーターを有効にすると、Hot Resetテストのシミュレーション時間が 5 ミリ秒短縮されます。デフォルト: False 注: 合成を実行する必要がある場合、このオプションを有効にしないでください。注: このオプションは、F タイルでは使用できません。
Enable RST of PCS & Controller	ON、OFF	Off	P タイルのみのエンドポイントのユーザーモードで PCS とコントローラーのリセットを有効にします。注: IP は現在シングルポート・モードのみをサポートしており、このオプションは適用されません。
Enable CVP (Intel VSEC)	On / Off	Off	単一タイルのみの CVP フローのサポートを有効にします。詳しくはインテル Agilex Device Configuration via Protocol (CvP) 実装ユーザーガイドを参照してください。