インテルのみ表示可能 — GUID: fni1589497986400
Ixiasoft
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7.4.1. 必要なサポート IP
インテル® Stratix® 10と Intel Agilex® デバイスは、コア・ファブリック・ロジックを複数のセクターに分散するセクター ベースの並列アーキテクチャを使用します。デバイス・コンフィグレーションは、各ローカル・セクター・マネージャー (LSM) が独自のセクターをコンフィグレーションするのと並行して進行します。その結果、FPGA レジスターとコア ロジックは、以前のファミリーで常にそうであったように、まったく同時にリセットから解放されません。
FPGA ファブリック全体がユーザーモードになるまでアプリケーション・ロジックをリセット状態に保持するには、 インテル® Stratix® 10および Intel Agilex® デバイスに インテル® Stratix® 10 Reset Release IP を含める必要があります。
Multi Channel DMA for PCI Express IP のデザイン例を参照して、Reset Release IP が Multi Channel DMA for PCI Express IP コンポーネントにどのように接続されているかを確認してください。