PCI Expressのマルチチャネル DMA インテル® FPGA IPユーザー ガイド

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ID 683821
日付 4/20/2022
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ドキュメント目次
ドキュメント目次 x
1. 始める前に 2. はじめに 3. 機能の説明 4. ASインターフェイスの概要 5. パラメーター (H タイル) 6. パラメーター (P タイルと F タイル) 7. IP コアを使用したデザイン 8. ソフトウェア・プログラミング・モデル 9. レジスター 10. トラブルシューティング/デバッグ 11. Fタイル Avalon ストリーミング・インテル FPGA IP for PCI Expressユーザーガイドのアーカイブ 12. マルチチャネル DMA インテル FPGA IP for PCI Express ユーザーガイドの改訂履歴
1. 始める前に x
1.1. 用語と頭字語 1.2. 既知の問題
2. はじめに x
2.1. PCI Express 機能用のマルチチャネル DMA IP 2.2. デバイス・ファミリー・サポート 2.3. 推奨されるスピード・グレード 2.4. リソース使用率 2.5. リリース情報
2.1. PCI Express 機能用のマルチチャネル DMA IP x
2.1.1. Endpoint モード 2.1.2. Root Portモード
3. 機能の説明 x
3.1. マルチ・チャネルDMA 3.2. バーストAvalon Master (BAM) BAR 3.3. バースト Avalon-MM スレーブ (BAS) 3.4. コンフィギュレーション・スレーブ 3.5. ハード IPリコンフィグレーションのインターフェイス 3.6. コンフィグレーション TL インターフェイス 3.7. コンフィグレーション・インターセプト・インターフェイス (EP のみ) 3.8. Data Mover Only
3.1. マルチ・チャネルDMA x
3.1.1. 書き込みデータムーバー 3.1.2. D2Hデータムーバー 3.1.3. ディスクリプター 3.1.4. Avalon-MMトライステート・マスター 3.1.5. Avalon-MM 書き込み (H2D) および読み出し (D2H) マスター 3.1.6. Avalon-ST ソース (H2D) およびシンク (D2H) 3.1.7. MSI-Xの実装 3.1.8. ユーザーのFunctional Level Reset (FLR) 3.1.9. コントロール・レジスター
3.1.2. D2Hデータムーバー x
3.1.2.1. D2H ディスクリプター・フェッチ
3.1.3. ディスクリプター x
3.1.3.1. メタデータのサポート 3.1.3.2. MSI-Xの機能
3.1.6. Avalon-ST ソース (H2D) およびシンク (D2H) x
3.1.6.1. Avalon-ST 4 ポートモード 3.1.6.2. Avalon-ST 1 ポートモード 3.1.6.3. パケット（ファイル）境界 3.1.6.4. メタデータ
3.8. Data Mover Only x
3.8.1. 書き込みデータムーバー 3.8.2. 書き込みデータムーバー 3.8.3. アプリケーション固有のビット
3.8.1. 書き込みデータムーバー x
3.8.1.1. H2D ディスクリプター形式 (h2ddm_desc) 3.8.1.2. H2D ディスクリプター補完パケット形式 (h2ddm_desc_cmpl) 3.8.1.3. H2D ディスクリプター・ステータス (h2ddm_desc_status)
3.8.2. 書き込みデータムーバー x
3.8.2.1. D2H ディスクリプター形式 (d2hdm_desc) 3.8.2.2. D2H ディスクリプター・ステータス (d2hdm_desc_status)
4. ASインターフェイスの概要 x
4.1. ポートリスト 4.2. クロック 4.3. リセット 4.4. マルチ・チャネルDMA 4.5. バーストAvalon Master (BAM) インターフェイズ 4.6. バースト Avalon-MM スレーブ (BAS) インターフェイス 4.7. Config Slaveのインターフェイス (RP のみ) 4.8. ハードIPリコンフィグレーション・インターフェイス 4.9. Config TLのインターフェイス 4.10. Configuration Interceptのインターフェイス (EP のみ) 4.11. ユーザーのFunctional Level Reset (FLR) 4.12. ユーザー イベント MSI-X 要求インターフェイス 4.13. データ・ムーバー・インターフェイス 4.14. ハードIPステータス・インターフェイス
4.1. ポートリスト x
4.1.1. ポートリスト (H タイル) 4.1.2. ポートリスト (P タイルおよび F タイル)
4.4. マルチ・チャネルDMA x
4.4.1. Avalon-MM PIOマスター 4.4.2. Avalon-MMライト・マスター(H2D) 4.4.3. Avalon-MM リードマスター (D2H) 4.4.4. Avalon-STソース(H2D) 4.4.5. Avalon-STシンク(D2H) 4.4.6. ユーザーMSIインターフェイス 4.4.7. ユーザーFLRインターフェイス
4.13. データ・ムーバー・インターフェイス x
4.13.1. H2D データ・ムーバー・インターフェイス 4.13.2. D2H Data Moverのインターフェイス
5. パラメーター (H タイル) x
5.1. IPの設定 5.2. デザイン例
5.1. IPの設定 x
5.1.1. システムの設定 5.1.2. MCDMAの設定 5.1.3. デバイス識別レジスター 5.1.4. マルチファンクションとSR-IOVのシステム設定パラメーター【エンドポイントのモード】 5.1.5. Configuration, Debug and Extension Options 5.1.6. PHY特性 5.1.7. PCI Express/PCI* の機能パラメーター
5.1.7. PCI Express/PCI* の機能パラメーター x
5.1.7.1. デバイス 5.1.7.2. リンク 5.1.7.3. MSI-X 5.1.7.4. パワー・マネジメント 5.1.7.5. Vendor Specific Extended Capability (VSEC)
6. パラメーター (P タイルと F タイル) x
6.1. IP設定 6.2. PCIe0の設定 6.3. デザイン例
6.1. IP設定 x
6.1.1. デバッグ・レベルの設定
6.2. PCIe0の設定 x
6.2.1. ベース・アドレス・レジスター 6.2.2. PCIe0のコンフィグレーション、デバッグ、および拡張オプション 6.2.3. デバイス識別レジスター 6.2.4. PCIe0 PCI Express / PCI 機能パラメーター 6.2.5. MCDMA 設定
6.2.3. デバイス識別レジスター x
6.2.3.1. PCIe0/PF0、R24C 6.2.3.2. PCIe0 PF0 VF ID
6.2.4. PCIe0 PCI Express / PCI 機能パラメーター x
6.2.4.1. PCIe0デバイス 6.2.4.2. PCIe0 リンク 6.2.4.3. MSI-Xの実装 6.2.4.4. PCIe0 DEV SER 6.2.4.5. PCIe0 PRS 6.2.4.6. PCIe0 ACS 機能 6.2.4.7. PCIe0 ATS 6.2.4.8. PCIe0 TPH
6.2.4.6. PCIe0 ACS 機能 x
6.2.4.6.1. 物理機能用 PCIe0 ACS 6.2.4.6.2. 仮想機能用 PCIe0 ACS
6.2.4.7. PCIe0 ATS x
6.2.4.7.1. 物理機能用 PCIe0 ATS 6.2.4.7.2. 仮想機能用 PCIe0 ATS
6.2.4.8. PCIe0 TPH x
6.2.4.8.1. 物理機能用 PCIe0 TPH 6.2.4.8.2. 仮想機能用の PCIe0 TPH
7. IP コアを使用したデザイン x
7.1. IPコアから 7.2. IPテストベンチのシミュレーション 7.3. IPコアの生成された出力 (インテルQuartus Primeプロ・エディション) 7.4. システムの統合と実装
7.4. システムの統合と実装 x
7.4.1. 必要なサポート IP
8. ソフトウェア・プログラミング・モデル x
8.1. マルチチャネル DMA IP カスタムドライバー 8.2. マルチチャネル DMA IP DPDK ポーリング・モード・ベースのドライバー 8.3. マルチチャネル DMA IP カーネルモードのキャラクター・デバイス・ドライバー 8.4. マルチチャネル DMA IP カーネル・モード・ネットワークのデバイス ドライバー
8.1. マルチチャネル DMA IP カスタムドライバー x
8.1.1. アーキテクチャー 8.1.2. libmqdma ライブラリーの詳細 8.1.3. 適用 8.1.4. デザインのソフトウェア・フロー 8.1.5. API フロー 8.1.6. libmqdma ライブラリーAPI リスト 8.1.7. リクエスト構造
8.1.2. libmqdma ライブラリーの詳細 x
8.1.2.1. チャネルの初期化 8.1.2.2. ディスクリプター・メモリー管理 8.1.2.3. ディスクリプターの完了ステータスの更新
8.1.5. API フロー x
8.1.5.1. 単一ディスクリプターのロードと送信 8.1.5.2. 複数のディスクリプターのロードと送信
8.1.6. libmqdma ライブラリーAPI リスト x
8.1.6.1. ifc_api_start 8.1.6.2. ifc_mcdma_port_by_name 8.1.6.3. ifc_qdma_device_get 8.1.6.4. ifc_num_channels_get 8.1.6.5. ifc_qdma_channel_get 8.1.6.6. ifc_qdma_acquire_channels 8.1.6.7. ifc_qdma_release_all_channels 8.1.6.8. ifc_qdma_device_put 8.1.6.9. ifc_qdma_channel_put 8.1.6.10. ifc_qdma_completion_poll 8.1.6.11. ifc_qdma_request_start 8.1.6.12. ifc_qdma_request_prepare 8.1.6.13. ifc_qdma_descq_queue_batch_load 8.1.6.14. ifc_qdma_request_submit 8.1.6.15. ifc_qdma_pio_read32 8.1.6.16. ifc_qdma_pio_write32 8.1.6.17. ifc_qdma_pio_read64 8.1.6.18. ifc_qdma_pio_write64 8.1.6.19. ifc_qdma_pio_read128 8.1.6.20. ifc_qdma_pio_write128 8.1.6.21. ifc_qdma_pio_read256 8.1.6.22. ifc_qdma_pio_write256 8.1.6.23. ifc_request_malloc 8.1.6.24. ifc_request_free 8.1.6.25. ifc_app_stop 8.1.6.26. ifc_qdma_poll_init 8.1.6.27. ifc_qdma_poll_add 8.1.6.28. ifc_qdma_poll_wait 8.1.6.29. ifc_mcdma_port_by_name
8.2. マルチチャネル DMA IP DPDK ポーリング・モード・ベースのドライバー x
8.2.1. アーキテクチャー 8.2.2. MCDMA ポーリング・モード・ドライバー 8.2.3. DPDK ベースのアプリケーション 8.2.4. リクエスト構造 8.2.5. デザインのソフトウェア・フロー 8.2.6. APIフロー 8.2.7. API リスト
8.2.2. MCDMA ポーリング・モード・ドライバー x
8.2.2.1. 完了ステータスの更新 8.2.2.2. メタデータのサポート 8.2.2.3. User MSI-X
8.3. マルチチャネル DMA IP カーネルモードのキャラクター・デバイス・ドライバー x
8.3.1. アーキテクチャー 8.3.2. libmcmem ライブラリ情報 8.3.3. カーネルドライバー情報 8.3.4. Control Messageの構造 8.3.5. ソフトウェア・フロー 8.3.6. API フロー 8.3.7. API リスト
8.3.3. カーネルドライバー情報 x
8.3.3.1. デバイス管理 8.3.3.2. チャネル管理 8.3.3.3. 完了管理
8.3.3.3. 完了管理 x
8.3.3.3.1. Interrupt Mode 8.3.3.3.2. Poll Mode
8.4. マルチチャネル DMA IP カーネル・モード・ネットワークのデバイス ドライバー x
8.4.1. アーキテクチャー 8.4.2. ドライバー情報 8.4.3. デザインのソフトウェア・フロー
8.4.2. ドライバー情報 x
8.4.2.1. 端末管理 8.4.2.2. チャネル管理 8.4.2.3. ディスクリプター・メモリー管理 8.4.2.4. 完了管理 8.4.2.5. ethtool のサポート 8.4.2.6. debugfs のサポート 8.4.2.7. SRIOVのサポート
8.4.3. デザインのソフトウェア・フロー x
8.4.3.1. ホストからデバイスへのフロー 8.4.3.2. デバイスからホストへのフロー
9. レジスター x
9.1. キュー・コントロール (QCSR) 9.2. MSI-X メモリースペース 9.3. Control Register (GCSR)
10. トラブルシューティング/デバッグ x
10.1. デバッグ・ツールキット
10.1. デバッグ・ツールキット x
10.1.1. 概要 10.1.2. P タイルのデバッグ・ツールキットの有効化 10.1.3. P タイル デバッグ・ツールキットの起動 10.1.4. P タイル デバッグ・ツールキットの使用
10.1.4. P タイル デバッグ・ツールキットの使用 x
10.1.4.1. メインビュー 10.1.4.2. ツールキット・パラメーター 10.1.4.3. チャネル・パラメーター 10.1.4.4. Eye Viewer
1. 始める前に
2. はじめに
3. 機能の説明
4. ASインターフェイスの概要
5. パラメーター (H タイル)
6. パラメーター (P タイルと F タイル)
7. IP コアを使用したデザイン
8. ソフトウェア・プログラミング・モデル
9. レジスター
10. トラブルシューティング/デバッグ
11. Fタイル Avalon ストリーミング・インテル FPGA IP for PCI Expressユーザーガイドのアーカイブ
12. マルチチャネル DMA インテル FPGA IP for PCI Express ユーザーガイドの改訂履歴

3.1.3. ディスクリプター

マルチチャネル DMA データ移動をサポートする DMA チャネルは、ディスクリプター・キューのペア (1 つの H2D ディスクリプター・キューと 1 つの D2H ディスクリプター・キュー) でコンフィグレーションされます。ディスクリプターは、4 KB ページ内で連続して配置されます。

各ディスクリプターのサイズは 32 バイトです。ディスクリプターは、ホストメモリー内の 4 KB ページのリンクリストに保持されます。 32 バイトのディスクリプターと 4 KB のページの場合、各ページには最大 128 個のディスクリプターが含まれます。 4 KB ページの最後のディスクリプターは「リンク・ディスクリプター」である必要があります。これは、リンクビットが 1 に設定された次の 4 KB ページへのリンクを含むディスクリプターです。リンクリストの最後のエントリは、4 KB ページのリンクリストを含む循環バッファーを実現するために、QCSR でプログラムされたベースアドレスを指すリンクである必要があります。次の図は、ディスクリプターの連結リストを示しています。

図 3. ディスクリプターのリンクリスト

ソフトウェアとハードウェアは、次の図に示すように、テール・インデックス・ポインター (Q_TAIL_POINTER) とヘッド インデックス・ポインター (Q_HEAD_POINTER) QCSR レジスターを使用して、ディスクリプターの通信と管理を行います。 ソフトウェアが最後の有効なディスクリプター・インデックスをQ_TAIL_POINTER レジスターに書き込むと、DMA が開始します。

図 4. ディスクリプター・リング・バッファー
表 16.  ソフトウェア・ディスクリプターの形式
フィールド名 幅 説明
SRC_ADDR [63:0] 64

Link bit =0 の場合、このフィールドには送信元のアドレスが含まれます。

DMA によって読み出される割り当てられた送信バッファーの開始システムアドレスであり、64 バイトにアラインされている必要があります。

キューが H2D の場合、このフィールドにはホストメモリー内のアドレスが含まれます。キューが D2H の場合、これはデバイスメモリー内の AVMM アドレスです。

リンクビットが設定されている場合、これには、ディスクリプターを含むホストメモリー内の次の 4 KB ページのアドレスが含まれます。
1|127|64 64

Provided link=0の場合、このフィールドは次のことを意味します。

DMA によって書き込まれる割り当てられた受信バッファーの開始システムアドレスであり、64 バイトにアラインされている必要があります。

キューが D2H の場合、このフィールドにはホストメモリー内のアドレスが含まれます。キューが H2D の場合、これはデバイスメモリー内の AVMM アドレスです。
PYLD_CNT [147:128] 20

Provided link=0の場合、このフィールドは DMA ペイロード・サイズ (バイト単位) を意味します。最大 1 MB。20'h0 は 1 MB を示します。

1 ポート AVST モードの D2H キューの場合、このフィールドはキューのすべてのディスクリプターにわたって固定値であり、Q_PYLD_CNT (0x44) QCSR レジスターの値を反映する必要があります。
RSRVD [159:148] 12 予約済み。
DESC_IDX [175:160] 16

ソフトウェア・ドライバーによって割り当てられる、各ディスクリプターの一意の識別子です。ディスクリプターのデータ転送が完了すると、この値が Q_COMPLETED_POINTER レジスターに書き込まれます。

注: 最初のディスクリプター DESC_IDX 値は 0 ではなく 1 です。
MSIX_EN [176] 1 ディスクリプターごとに MSI-X を有効にします。
WB_EN [177] 1 ディスクリプターごとに書き戻しを有効にします。
RSRVD [191:178] 14 予約済み。
RX_PYLD_CNT [211:192] 20 D2H データ移動 (アップストリーム) の実際のペイロードを受信します。
RSRVD [221:212] 10 予約済み。
SOF [222] 1

Avalon-ST ストリーミングの SOF インジケーターです。

H2D ストリーミングでは、このビットにより、Avalon-ST ソース・インターフェイスがh2d_st_sof_o をアサートし、ファイル/パケットの開始を示します。

D2H ストリーミングでは、ユーザーロジックがファイル/パケットの開始を示す d2h_st_sof_i をアサートすると、MWr TLP によってこのビットが記述子自体に設定されます。

注: H2D ストリーミングでは、SOF と EOF の両方を同じディスクリプター(file size = payload count) に設定できます。または複数のディスクリプターページにまたがることができます。
注: D2H ストリーミングで、ユーザーロジックがアサートによってデータ転送を途中で終了した場合、 d2h_st_eof_i ディスクリプターのデータ移動の途中で次のファイル/パケットを開始すると、次のディスクリプターの SOF ビットが MWr TLP によって設定されます。
注: SOF ビットは、Avalon-ST インターフェイスを使用したファイルデータ転送を伴う DMA のオプション機能です。
EOF [223] 1

Avalon-ST ストリーミングの EOF インジケーター。

H2D ストリーミングでは、このビットにより、Avalon-ST Source インターフェイスがh2d_st_eof_o をアサートし、ファイル/パケットの終わりを示します。

D2H ストリーミングでは、このビットは、ユーザー ロジックがd2h_st_eof_iをアサートしてパケットの終了を示すときに、ライトバック (ライトバックが有効な場合) によってディスクリプタ自体に設定されます。

EOF ビットとともに、MWr TLP は最後のディスクリプターの実際の受信ペイロード カウント (RX_PYLD_CNT)) フィールドも更新します。

注: EOF ビットは、Avalon-ST インターフェイスを使用したファイルデータ転送を伴う DMA のオプション機能です。
RSRVD [253:224] 30 予約済み。
DESC_INVALID [254] 1 現在のディスクリプターの内容が有効か古いかを示します。
LINK [255] 1

Link =0

ディスクリプターには、送信元アドレス、宛先アドレス、および長さが含まれます。

Link = 1

ディスクリプターには、ディスクリプターを含むホストメモリー内の次の 4 KB ページのアドレスが含まれます。

セクションの内容
メタデータのサポート
MSI-Xの機能

レベル 2 の表題