5.2. デザイン例

PCI Expressのマルチチャネル DMA インテル® FPGA IPユーザーガイド

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ID 683821

日付 4/20/2022

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インテルのみ表示可能 — GUID: daf1621977640529

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5.2. デザイン例

表 65. デザイン例
パラメーター	値	説明
Currently Selected Example Design	PIO using MQDMA Bypass mode （デフォルト） (AVMM インターフェイス・タイプのみ) AVMM DMA	プルダウンリストからサンプルデザインを選択します。 Avalon-ST/Avalon-MM インターフェイス・タイプの設定により、使用可能なサンプルデザインが決まります
Simulation	On/Off	Onのとき、生成された出力にはシミュレーション・モデルが含まれます。
Select simulation Root Complex BFM	Third-party BFM Intel FPGA BFM	シミュレーションに適切な BFM を選択します。 Intel FPGA BFM: デフォルト。このバス機能モデル (BFM) は、x8 にダウントレーニングすることで x16 コンフィグレーションをサポートします。 Third-party BFM: サードパーティーの BFM を使用して 16 レーンすべてをシミュレートする場合は、これを選択します。
Synthesis	On/Off	Onのとき、生成された出力には合成モデルが含まれます。
Generated HDL format	Verilog/VHDL	現在のリリースでは、Verilog HDL のみが利用可能です。
Target Development Kit	None インテル® Stratix® 10 GX H タイルのプロダクション FPGA 開発キットインテル® Stratix® 10 MX H タイルのプロダクション FPGA 開発キット	適切な開発ボードを選択します。開発ボードの 1 つを選択すると、システム生成により、選択したデバイスがその開発ボード上のデバイスで上書きされます。注: 選択した場合なし、システム生成はピンの割り当てを行いません。.qsfで割り当てを行う必要があります。ファイル。

注: サンプルデザインの詳細については、H タイルのデザイン・サンプルのユーザーガイド用の PCIe マルチ・チャネル・ダイレクト・メモリー・アクセス IP を参照してください。