インテルのみ表示可能 — GUID: wvg1594335124401
Ixiasoft
4.1. ポートリスト
4.2. クロック
4.3. リセット
4.4. マルチ・チャネルDMA
4.5. バーストAvalon Master (BAM) インターフェイズ
4.6. バースト Avalon-MM スレーブ (BAS) インターフェイス
4.7. Config Slaveのインターフェイス (RP のみ)
4.8. ハードIPリコンフィグレーション・インターフェイス
4.9. Config TLのインターフェイス
4.10. Configuration Interceptのインターフェイス (EP のみ)
4.11. ユーザーのFunctional Level Reset (FLR)
4.12. ユーザー イベント MSI-X 要求インターフェイス
4.13. データ・ムーバー・インターフェイス
4.14. ハードIPステータス・インターフェイス
8.1.6.1. ifc_api_start
8.1.6.2. ifc_mcdma_port_by_name
8.1.6.3. ifc_qdma_device_get
8.1.6.4. ifc_num_channels_get
8.1.6.5. ifc_qdma_channel_get
8.1.6.6. ifc_qdma_acquire_channels
8.1.6.7. ifc_qdma_release_all_channels
8.1.6.8. ifc_qdma_device_put
8.1.6.9. ifc_qdma_channel_put
8.1.6.10. ifc_qdma_completion_poll
8.1.6.11. ifc_qdma_request_start
8.1.6.12. ifc_qdma_request_prepare
8.1.6.13. ifc_qdma_descq_queue_batch_load
8.1.6.14. ifc_qdma_request_submit
8.1.6.15. ifc_qdma_pio_read32
8.1.6.16. ifc_qdma_pio_write32
8.1.6.17. ifc_qdma_pio_read64
8.1.6.18. ifc_qdma_pio_write64
8.1.6.19. ifc_qdma_pio_read128
8.1.6.20. ifc_qdma_pio_write128
8.1.6.21. ifc_qdma_pio_read256
8.1.6.22. ifc_qdma_pio_write256
8.1.6.23. ifc_request_malloc
8.1.6.24. ifc_request_free
8.1.6.25. ifc_app_stop
8.1.6.26. ifc_qdma_poll_init
8.1.6.27. ifc_qdma_poll_add
8.1.6.28. ifc_qdma_poll_wait
8.1.6.29. ifc_mcdma_port_by_name
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4.2. クロック
信号名 | I/Oの種類 | 詳細 | クロック周波数 |
---|---|---|---|
Hタイル | |||
refclk | 入力 | PCIe 仕様で定義された PCIe 基準クロック。 この入力リファレンス・クロックは、デバイスのコンフィギュレーションを成功させるために、デバイスの電源投入時に安定して自走している必要があります。 |
100 MHz ± 300 ppm |
coreclkout_hip | 出力 | これは、ユーザーロジックに提供される出力クロックです。 Avalon-MM / Avalon-ST ユーザー・インターフェイスは、このクロックに同期しています。 |
250 MHz |
Pタイル と Fタイル | |||
refclk0 | 入力 | PCIe 仕様で定義された PCIe 基準クロック。これらのクロックはフリーランニングで、単一のクロック ソースによって駆動される必要があります。 | 100 MHz ± 300 ppm |
refclk1 | 入力 | ||
coreclkout_hip | 出力 | クロック
注: P タイルでは使用できません。以前のバージョンでは、この信号が存在していました。手動アップグレードが必要です。
|
|
app_clk | 出力 | アプリケーション・クロック | Gen3: 250 MHz Gen4: 400 MHz (インテル Stratix 10 DX)、500 MHz (インテル Agilex) |