インテルのみ表示可能 — GUID: aps1624481800011
Ixiasoft
4.1. ポートリスト
4.2. クロック
4.3. リセット
4.4. マルチ・チャネルDMA
4.5. バーストAvalon Master (BAM) インターフェイズ
4.6. バースト Avalon-MM スレーブ (BAS) インターフェイス
4.7. Config Slaveのインターフェイス (RP のみ)
4.8. ハードIPリコンフィグレーション・インターフェイス
4.9. Config TLのインターフェイス
4.10. Configuration Interceptのインターフェイス (EP のみ)
4.11. ユーザーのFunctional Level Reset (FLR)
4.12. ユーザー イベント MSI-X 要求インターフェイス
4.13. データ・ムーバー・インターフェイス
4.14. ハードIPステータス・インターフェイス
8.1.6.1. ifc_api_start
8.1.6.2. ifc_mcdma_port_by_name
8.1.6.3. ifc_qdma_device_get
8.1.6.4. ifc_num_channels_get
8.1.6.5. ifc_qdma_channel_get
8.1.6.6. ifc_qdma_acquire_channels
8.1.6.7. ifc_qdma_release_all_channels
8.1.6.8. ifc_qdma_device_put
8.1.6.9. ifc_qdma_channel_put
8.1.6.10. ifc_qdma_completion_poll
8.1.6.11. ifc_qdma_request_start
8.1.6.12. ifc_qdma_request_prepare
8.1.6.13. ifc_qdma_descq_queue_batch_load
8.1.6.14. ifc_qdma_request_submit
8.1.6.15. ifc_qdma_pio_read32
8.1.6.16. ifc_qdma_pio_write32
8.1.6.17. ifc_qdma_pio_read64
8.1.6.18. ifc_qdma_pio_write64
8.1.6.19. ifc_qdma_pio_read128
8.1.6.20. ifc_qdma_pio_write128
8.1.6.21. ifc_qdma_pio_read256
8.1.6.22. ifc_qdma_pio_write256
8.1.6.23. ifc_request_malloc
8.1.6.24. ifc_request_free
8.1.6.25. ifc_app_stop
8.1.6.26. ifc_qdma_poll_init
8.1.6.27. ifc_qdma_poll_add
8.1.6.28. ifc_qdma_poll_wait
8.1.6.29. ifc_mcdma_port_by_name
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2.1.1. Endpoint モード
- MCDMA P タイル: PCIe Gen4/Gen3 x16/x8 インチ インテル® Stratix® 10 DXと Intel Agilex® デバイス
注: MCDMA IP は x8x8 ポートの分岐をサポートしていません。
- MCDMA H タイル: PCIe Gen3 x16/x8 インチ インテル® Stratix® 10 GXと インテル® Stratix® 10 MX デバイス
- MCDMA F タイル: インテル Agilex デバイスの PCIe Gen4/Gen3 x16/x8
- User Modeオプシン:
- Multi Channel DMA
- Bursting Avalon Master (BAM)
- Bursting Avalon Slave (BAS)
- BAM and BAS
- BAM and MCDMA
- Data Mover Only (MCDMA P タイルおよび F タイル IP で使用可能)
- 最大 2K の DMA チャネルをサポートします。
-
表 2. 最大 DMA チャネル デバイス MCDMA インターフェイス・タイプ AVMM 4つのAVST ポート 1つのAVST ポート インテル® Stratix® 10 GX
インテル® Stratix® 10 MX
インテル® Stratix® 10 DX
Intel Agilex®
2048* 4 2048* 注: * = 機能ごとに最大 512 チャネル
-
- MSI-X または書き戻しによるディスクリプターごとの完了通知
- 4つのAvalon-ST ポートの「Head-of-Line」ブロッキング防止のアーキテクチャー・サポート
- ユーザー・ロジック・インターフェイスに Avalon-MM または Avalon-ST DMA を選択するオプション
- ポートごとに 1 つの DMA チャネルを持つ 4つのAvalon-ST DMA ポートを有効にする代替オプション
- SR-IOV
注: SRIOV は、マルチチャネル DMA IP でシングルポート・コンフィギュレーション (AVMM および AVST 1 ポート) が有効になっている場合にのみ有効になります。
- User MSI-X
注: MSI は現在サポートされていません。
- FLR
注: User MSI-X および FLR は、マルチチャネル DMA モードが有効な場合にのみサポートされます。