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1. インテル® Agilex™ 汎用I/OおよびLVDS SERDESの概要
2. インテル® Agilex™ I/Oの機能および使用
3. インテル® Agilex™ I/O終端
4. インテル® Agilex™ の高速SERDES I/Oアーキテクチャー
5. I/OおよびLVDS SERDESのデザイン・ガイドライン
6. インテル® Agilex™ 汎用I/OおよびLVDS SERDESユーザーガイドに関連するドキュメント
7. インテルAgilex汎用I/OおよびLVDS SERDESユーザーガイド・アーカイブ
8. インテル® Agilex™ 汎用I/OおよびLVDS SERDESユーザーガイドの改訂履歴
4.1. インテル® Agilex™ の高速SERDES I/Oの概要
4.2. 高速LVDS I/O実装のためのLVDS SERDES Intel FPGA IPの使用
4.3. インテル® Agilex™ LVDS SERDESのトランスミッター
4.4. インテル® Agilex™ LVDS SERDESのレシーバー
4.5. 外部PLLモードのインテルAgilex LVDSインターフェイス
4.6. LVDS SERDES IPの初期化およびリセット
4.7. インテル® Agilex™ LVDS SERDESのソースシンクロナスのタイミングバジェット
4.8. LVDS SERDES IPのタイミング
4.9. LVDS SERDES IPのデザイン例
5.1.1. VREFソースおよび VREF ピン
5.1.2. VCCIO_PIO電圧に基づくI/O規格の実装
5.1.3. OCTキャリブレーション・ブロック要件
5.1.4. 配置要件
5.1.5. 同時スイッチング・ノイズ (SSN)
5.1.6. 特別なピンの要件
5.1.7. 外部メモリー・インターフェイスのピン配置要件
5.1.8. HPS共有I/Oの要件
5.1.9. クロッキング要件
5.1.10. SDM共有I/Oの要件
5.1.11. コンフィグレーション・ピン
5.1.12. 未使用ピン
5.1.13. 電源シーケンス中のGPIO、HPS、およびSDMバンクのI/Oピンのガイドライン
5.1.14. 最大DC電流制限
5.1.15. 1.2 V I/Oインターフェイスの電圧レベルの互換性
5.1.16. I/Oシミュレーション
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1. インテル® Agilex™ 汎用I/OおよびLVDS SERDESの概要
更新対象: |
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インテル® Quartus® Prime デザインスイート 20.1 |
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インテル® Agilex™ I/Oシステムには、汎用I/O (GPIO) インターフェイス、Secure Device Manager (SDM) I/OインターフェイスおよびHard Processor System (HPS) I/Oインターフェイスが含まれています。各I/Oインターフェイスは、さまざまなインターフェイス要件を満たすようにデザインされています。
汎用I/Oインターフェイスのシステムは、以下をサポートしています。
- 1.2 Vのシングルエンド非電圧リファレンス形式のJoint Electron Device Engineering Council (JEDEC) 準拠のI/O規格。
- 1.2 Vのシングルエンドおよび差動電圧リファレンス形式のJEDEC準拠のI/O規格。
- LVDSと互換性があり、RSDS、Mini-LVDS、Sub-LVDS、および同等の電気的仕様を使用するすべてのI/O規格などのLVDSサブセットとインターフェイスできる真の差動I/O。
- ハード・メモリー・コントローラー (HMC) を備えた最大1600 MHzのDDR4メモリー・インターフェイス。
- 最大1.6 GbpsのLVDSシリアライザー/デシリアライザー (SERDES) インターフェイス
SDMおよびHPS I/Oインターフェイスは、SDMおよびHPS用の1.8 Vのシングルエンド非電圧リファレンス形式のI/O規格をサポートできます。