インテル® Agilex™ 汎用I/OおよびLVDS SERDESユーザーガイド

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ID 683780
日付 4/13/2020
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ドキュメント目次
ドキュメント目次 x
1. インテル® Agilex™ 汎用I/OおよびLVDS SERDESの概要 2. インテル® Agilex™ I/Oの機能および使用 3. インテル® Agilex™ I/O終端 4. インテル® Agilex™ の高速SERDES I/Oアーキテクチャー 5. I/OおよびLVDS SERDESのデザイン・ガイドライン 6. インテル® Agilex™ 汎用I/OおよびLVDS SERDESユーザーガイドに関連するドキュメント 7. インテルAgilex汎用I/OおよびLVDS SERDESユーザーガイド・アーカイブ 8. インテル® Agilex™ 汎用I/OおよびLVDS SERDESユーザーガイドの改訂履歴
1. インテル® Agilex™ 汎用I/OおよびLVDS SERDESの概要 x
1.1. インテル® Agilex™ I/Oおよび差動I/Oバッファー 1.2. パッケージ選択およびI/O垂直移行のサポート 1.3. I/Oバンク
1.3. I/Oバンク x
1.3.1. インテル® Agilex™ デバイスのI/Oバッファーおよびレジスター
2. インテル® Agilex™ I/Oの機能および使用 x
2.1. GPIOの機能 2.2. インテル® Agilex™ デバイスのプログラム可能なI/Oエレメント (IOE) 機能 2.3. I/O実装ガイド
2.1. GPIOの機能 x
2.1.1. サポートされているI/O規格 2.1.2. インテル® Agilex™ I/Oバッファーの動作
2.2. インテル® Agilex™ デバイスのプログラム可能なI/Oエレメント (IOE) 機能 x
2.2.1. プログラマブル出力スルー・レート・コントロール 2.2.2. プログラマブルIOE遅延 2.2.3. プログラマブル・オープンドレイン出力 2.2.4. プログラマブル・バス・ホールド 2.2.5. プログラマブル・プルアップ抵抗 2.2.6. プログラマブル・プリエンファシス 2.2.7. プログラマブル・ディエンファシス 2.2.8. プログラマブル差動出力電圧
2.3. I/O実装ガイド x
2.3.1. インテル® Quartus® Prime開発ソフトウェアでのI/O割り当てのコンフィグレーション 2.3.2. I/O実装のためのGPIO Intel FPGA IPの使用
2.3.1. インテル® Quartus® Prime開発ソフトウェアでのI/O割り当てのコンフィグレーション x
2.3.1.1. Assignment Editorを使用したI/O割り当てのコンフィグレーション 2.3.1.2. Pin Plannerを使用したI/O規格のコンフィグレーション
2.3.2. I/O実装のためのGPIO Intel FPGA IPの使用 x
2.3.2.1. リリース情報 2.3.2.2. GPIO Intel FPGA IPクイック・スタート・ガイド 2.3.2.3. GPIO Intel FPGA IPアーキテクチャー 2.3.2.4. リソース使用率およびデザイン・パフォーマンスの検証 2.3.2.5. GPIO Intel FPGA IPのタイミング 2.3.2.6. GPIO Intel FPGA IPのデザイン例
2.3.2.2. GPIO Intel FPGA IPクイック・スタート・ガイド x
2.3.2.2.1. GPIO Intel FPGA IPの生成 (インテルQuartus Primeプロ・エディション) 2.3.2.2.2. GPIO Intel FPGA IPのパラメーター設定 2.3.2.2.3. IPコア生成の出力 (インテルQuartus Primeプロ・エディション) 2.3.2.2.4. GPIO Intel FPGA IPのインターフェイス信号
2.3.2.3. GPIO Intel FPGA IPアーキテクチャー x
2.3.2.3.1. GPIO Intel FPGA IPデータパス 2.3.2.3.2. レジスターパッキング
2.3.2.5. GPIO Intel FPGA IPのタイミング x
2.3.2.5.1. タイミング・コンポーネント 2.3.2.5.2. 遅延エレメント 2.3.2.5.3. フルレートまたはハーフレートDDIOの出力レジスター　 2.3.2.5.4. タイミング解析 2.3.2.5.5. タイミング・クロージャーのガイドライン
2.3.2.6. GPIO Intel FPGA IPのデザイン例 x
2.3.2.6.1. GPIO Intel FPGA IPの合成可能なインテルQuartus Primeのデザイン例 2.3.2.6.2. GPIO Intel FPGA IPシミュレーションのデザイン例
3. インテル® Agilex™ I/O終端 x
3.1. インテル® Agilex™ デバイスにおけるシングルエンドI/O終端 3.2. True Differential Signaling I/O終端
3.1. インテル® Agilex™ デバイスにおけるシングルエンドI/O終端 x
3.1.1. シングルエンドI/O規格のOCT終端 3.1.2. OCTキャリブレーション・ブロック 3.1.3. シングルエンドI/O規格の外部終端処理 3.1.4. シングルエンドI/O終端実装のガイドライン
3.1.1. シングルエンドI/O規格のOCT終端 x
3.1.1.1. RSOCT 3.1.1.2. RT OCT 3.1.1.3. ダイナミックOCT
3.1.4. シングルエンドI/O終端実装のガイドライン x
3.1.4.1. Assignment Editorを使用したOCTのコンフィグレーション 3.1.4.2. I/O終端実装のためのOCT Intel FPGA IPの使用
3.1.4.2. I/O終端実装のためのOCT Intel FPGA IPの使用 x
3.1.4.2.1. リリース情報 3.1.4.2.2. OCT Intel FPGA IPクイック・スタート・ガイド 3.1.4.2.3. OCT Intel FPGA IPのアーキテクチャー 3.1.4.2.4. OCT Intel FPGA IPのデザイン例
3.2. True Differential Signaling I/O終端 x
3.2.1. 外部I/O終端 3.2.2. True Differential Signaling I/O規格のOCT終端
3.2.2. True Differential Signaling I/O規格のOCT終端 x
3.2.2.1. Assignment Editorを使用した差動入力RD OCTのコンフィグレーション 3.2.2.2. 差動入力RD OCTの制限およびガイドライン
4. インテル® Agilex™ の高速SERDES I/Oアーキテクチャー x
4.1. インテル® Agilex™ の高速SERDES I/Oの概要 4.2. 高速LVDS I/O実装のためのLVDS SERDES Intel FPGA IPの使用　 4.3. インテル® Agilex™ LVDS SERDESのトランスミッター 4.4. インテル® Agilex™ LVDS SERDESのレシーバー 4.5. 外部PLLモードのインテルAgilex LVDSインターフェイス 4.6. LVDS SERDES IPの初期化およびリセット 4.7. インテル® Agilex™ LVDS SERDESのソースシンクロナスのタイミングバジェット 4.8. LVDS SERDES IPのタイミング 4.9. LVDS SERDES IPのデザイン例
4.1. インテル® Agilex™ の高速SERDES I/Oの概要 x
4.1.1. 高速SERDESのアーキテクチャー 4.1.2. インテル® Agilex™ GPIOバンク、SERDES、およびDPAの位置
4.2. 高速LVDS I/O実装のためのLVDS SERDES Intel FPGA IPの使用　 x
4.2.1. リリース情報 4.2.2. LVDS SERDES Intel FPGA IPクイック・スタート・ガイド
4.2.2. LVDS SERDES Intel FPGA IPクイック・スタート・ガイド x
4.2.2.1. LVDS SERDES Intel FPGA IPの生成 (インテルQuartus Primeプロ・エディション) 4.2.2.2. LVDS SERDES Intel® FPGA IPのパラメーター設定 4.2.2.3. IP生成の出力 (インテルQuartus Primeプロ・エディション) 4.2.2.4. LVDS SERDES IP信号
4.2.2.2. LVDS SERDES Intel® FPGA IPのパラメーター設定 x
4.2.2.2.1. LVDS SERDES IPの一般設定 4.2.2.2.2. LVDS SERDES IPのPLL設定 4.2.2.2.3. LVDS SERDES IPのレシーバー設定 4.2.2.2.4. LVDS SERDES IPのトランスミッター設定 4.2.2.2.5. LVDS SERDES IPのClock Resource Summary
4.3. インテル® Agilex™ LVDS SERDESのトランスミッター x
4.3.1. LVDS SERDESのトランスミッター・ブロック 4.3.2. DDRおよびSDR動作のためのシリアライザーのバイパス 4.3.3. シリアライザー 4.3.4. 差動I/Oのビット位置 4.3.5. 差動トランスミッターのクロッキング
4.3.5. 差動トランスミッターのクロッキング x
4.3.5.1. トランスミッターの出力クロック・パラメーターの設定
4.4. インテル® Agilex™ LVDS SERDESのレシーバー x
4.4.1. LVDS SERDESのレシーバーブロック 4.4.2. LVDS SERDESのレシーバーのクロッキング 4.4.3. LVDS SERDESのレシーバーモード
4.4.1. LVDS SERDESのレシーバーブロック x
4.4.1.1. インテル® Agilex™ デバイスのレシーバーブロック
4.4.1.1. インテル® Agilex™ デバイスのレシーバーブロック x
4.4.1.1.1. DPAブロック 4.4.1.1.2. シンクロナイザー (DPA FIFO) 4.4.1.1.3. データ・リアラインメント・ブロック (ビットスリップ) 4.4.1.1.4. デシリアライザー
4.4.2. LVDS SERDESのレシーバーのクロッキング x
4.4.2.1. レシーバーの入力クロックのパラメーター設定
4.4.3. LVDS SERDESのレシーバーモード x
4.4.3.1. 非DPAモード 4.4.3.2. DPAモード 4.4.3.3. ソフトCDRモード
4.5. 外部PLLモードのインテルAgilex LVDSインターフェイス x
4.5.1. LVDS SERDES IPを備えたIOPLL IP信号のインターフェイス 4.5.2. 外部PLLモードのIOPLLパラメーター値 4.5.3. 外部PLLモードのIOPLL IPおよびLVDS SERDES IPの接続
4.6. LVDS SERDES IPの初期化およびリセット x
4.6.1. 非DPAモードのLVDS SERDES IPの初期化 4.6.2. DPAモードのLVDS SERDES IPの初期化 4.6.3. DPAのリセット 4.6.4. ワード境界のアライメント
4.6.4. ワード境界のアライメント x
4.6.4.1. ワード境界のアライメント
4.7. インテル® Agilex™ LVDS SERDESのソースシンクロナスのタイミングバジェット x
4.7.1. トランスミッターのチャネル間スキュー 4.7.2. レシーバー・スキュー・マージン
4.8. LVDS SERDES IPのタイミング x
4.8.1. I/Oタイミング解析 4.8.2. FPGAのタイミング解析 4.8.3. 外部PLLモードのタイミング解析
4.8.1. I/Oタイミング解析 x
4.8.1.1. RSKMレポートの取得 4.8.1.2. TCCSレポートの取得
4.9. LVDS SERDES IPのデザイン例 x
4.9.1. LVDS SERDES IPの合成可能なインテルQuartus Primeのデザイン例 4.9.2. LVDS SERDES IPシミュレーションのデザイン例 4.9.3. LVDS SERDES IPトランスミッターおよびレシーバーを組み合わせたデザイン例 4.9.4. LVDS SERDES IPのダイナミック位相シフトのデザイン例
5. I/OおよびLVDS SERDESのデザイン・ガイドライン x
5.1. インテル® Agilex™ I/Oのデザイン・ガイドライン 5.2. インテル® Agilex™ LVDS SERDESのデザイン・ガイドライン
5.1. インテル® Agilex™ I/Oのデザイン・ガイドライン x
5.1.1. VREFソースおよび VREF ピン 5.1.2. VCCIO_PIO電圧に基づくI/O規格の実装 5.1.3. OCTキャリブレーション・ブロック要件 5.1.4. 配置要件 5.1.5. 同時スイッチング・ノイズ (SSN) 5.1.6. 特別なピンの要件 5.1.7. 外部メモリー・インターフェイスのピン配置要件 5.1.8. HPS共有I/Oの要件 5.1.9. クロッキング要件 5.1.10. SDM共有I/Oの要件 5.1.11. コンフィグレーション・ピン 5.1.12. 未使用ピン 5.1.13. 電源シーケンス中のGPIO、HPS、およびSDMバンクのI/Oピンのガイドライン 5.1.14. 最大DC電流制限 5.1.15. 1.2 V I/Oインターフェイスの電圧レベルの互換性 5.1.16. I/Oシミュレーション
5.1.16. I/Oシミュレーション x
5.1.16.1. HSPICEモデル 5.1.16.2. Net Length Reports
5.2. インテル® Agilex™ LVDS SERDESのデザイン・ガイドライン x
5.2.1. LVDSでの整数PLLモードのPLLの使用 5.2.2. LVDS SERDESのみをクロックするためのPLLからの高速クロックの使用 5.2.3. 差動チャネルのピン配置 5.2.4. ソフトCDRモードのSERDESピンペア 5.2.5. LVDSトランスミッターおよびレシーバーの同じI/Oバンク内への配置
5.2.5. LVDSトランスミッターおよびレシーバーの同じI/Oバンク内への配置 x
5.2.5.1. 外部PLLの使用
1. インテル® Agilex™ 汎用I/OおよびLVDS SERDESの概要
2. インテル® Agilex™ I/Oの機能および使用
3. インテル® Agilex™ I/O終端
4. インテル® Agilex™ の高速SERDES I/Oアーキテクチャー
5. I/OおよびLVDS SERDESのデザイン・ガイドライン
6. インテル® Agilex™ 汎用I/OおよびLVDS SERDESユーザーガイドに関連するドキュメント
7. インテルAgilex汎用I/OおよびLVDS SERDESユーザーガイド・アーカイブ
8. インテル® Agilex™ 汎用I/OおよびLVDS SERDESユーザーガイドの改訂履歴

2.3.2.2.2. GPIO Intel FPGA IPのパラメーター設定

GPIO IP コアのパラメーター設定は、 インテル® Quartus® Prime開発ソフトウェアで設定することができます。General、Buffer、およびRegistersのオプションの3つのグループがあります。
表 9.  一般
パラメーター 条件 値 デフォルト 説明
Data Direction —
  • Input
  • Output
  • Bidir
 Output

GPIOのデータ方向を指定します。
Data width —

1～128

 4

データ幅を指定します。
Use legacy top-level port names —
  • On
  • Off
 Off

Stratix® V、 Arria® V、および Cyclone® Vデバイスと同じポート名を使用します。

例えば、dout は dataout_h と dataout_l になり、din は datain_h と datain_l になります。

注: これらのポートの動作は、 Stratix® V、 Arria® V、および Cyclone® Vデバイスとは異なります。移行ガイドラインについては、関連情報を参照してください。
表 10.   GPIO IPコアのBufferパラメーター
パラメーター 条件 値 デフォルト 説明
Use differential buffer —
  • On
  • Off
 Off

オンすると、差動I/Oバッファーをイネーブルします。
Use pseudo differential buffer
  • Data Direction = 出力
  • Use differential buffer = オン
  • On
  • Off
 Off

出力モードでオンにすると、疑似差動出力バッファーをイネーブルします。

Use differential bufferをオンにすると、このオプションは双方向モードで自動的にオンになります。

Use bus-hold circuitry
  • Data Direction = 入力または双方向
  • Use differential buffer = オフ
  • On
  • Off
 Off

オンにすると、バスホールド回路が微弱な電流でI/Oピンの信号を最後に駆動されたステートに保持し、これにより、出力バッファーステートはハイ・インピーダンスではなく1または0になります。
Use open drain output
  • Data Direction = 出力または双方向
  • Use differential buffer = オフ
  • On
  • Off
 Off

オンにすると、オープンドレイン出力によってデバイスが割り込み信号や書き込みイネーブル信号といったシステムレベルのコントロール信号を提供できるようになり、これらの信号は、システム内の複数のデバイスがアサートすることができます。
Enable output enable port Data Direction = 出力
  • On
  • Off
 Off

オンにすると、OEポートへのユーザー入力をイネーブルします。このオプションは、双方向モードでは自動的にオンになります。
Enable seriestermination / paralleltermination ports —
  • On
  • Off
 Off

オンにすると、出力バッファーの terminationcontrol ポートをイネーブルして、ユーザーがユーザーモードのOCTキャリブレーションを使用できるようにします。

表 11.  レジスター
パラメーター 条件 値 デフォルト 説明
Register mode —
  • None
  • Simple register
  • DDIO
 None GPIO IPのレジスターモードを指定します。
  • None - バッファーからまたはバッファーへの接続に単純な配線を指定します。
  • Simple register - DDIOをシングル・データレート・モード (SDR) で単純なレジスターとして使用することを指定します。 FitterはこのレジスターをI/O内にパックすることがあります。
  • DDIO - IPがDDIOを使用することを指定します。
Enable synchronous clear / preset port
  • Register mode = DDIO
  • None
  • Clear
  • Preset
 None

同期リセットポートの実装方法を指定します。

  • None - 同期リセットポートをディスエーブルします。
  • Clear - 同期クリア用に SCLR ポートをイネーブルします。
  • Preset - 同期プリセット用に SSET ポートをイネーブルします。
Enable asynchronous clear / preset port
  • Register mode = DDIO
  • None
  • Clear
  • Preset
 None

非同期リセットポートの実装方法を指定します。

  • None - 非同期リセットポートをディスエーブルします。
  • Clear - 非同期クリア用に ACLR ポートをイネーブルします。
  • Preset - 非同期プリセット用に ASET ポートをイネーブルします。

ACLR および ASET 信号はアクティブHighです。

Enable clock enable ports Register mode = DDIO
  • On
  • Off
 Off
  • On - クロックイネーブル (CKE) ポートをイネーブルし、データがクロックインまたはクロックアウトする際の制御を可能にします。この信号は、データがユーザーの制御なしで通過することを防ぎます。
  • Off - クロック・イネーブル・ポートをイネーブルしません。データは常にレジスターを自動的に通過します。
Half Rate logic Register mode = DDIO
  • On
  • Off
 Off オンにすると、ハーフレートDDIOがイネーブルになります。入力パスの項のハーフレート変換を使用したDDIOモードの入力パス波形の図を参照してください。
Separate input / output Clocks
  • Data Direction = 双方向
  • Register mode = シンプルレジスターまたはDDIO
  • On
  • Off
 Off オンにすると、双方向モードの入力パスと出力パスに対して別々のクロック (CK_IN および CK_OUT) をイネーブルします。
関連情報
レベル 2 の表題